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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1079887/cdci6214-jitter-of-two-divided-frequency
你(们)好，
客户要求：
输入52MHz LVDS CLK，输出26MHz LVDS CLK， 是否可通过 CDCI6214实现？
如果是， 预计 CDCI6214会导致什么抖动？
BRS， 双标
舒比奥
是的，可以通过 CDCI6214实现此频率计划。 使用 PLL 时，我预计大约500-650fs RMS 抖动1kHz-20MHz。 您也可以 完全绕过 PLL，只需将该设备用作1:4 LVDS 扇出缓冲器/除以2块，该块的噪声基准将在-158dBc/Hz 左右-我无法在不知道参考特征的情况下估计抖动。
此致，
德里克·佩恩
