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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1081247/lmk04610-lmk04610
您好 Derek，
我发布了一个关于单枪 sysref 生成的问题。 我写这篇文章是为了表示设备正在工作，而我的问题的原因是 sysref 通过去耦合帽发送到我的 FPGA。 这导致 FPGA 的输入偏向于交换点。 每个 sysref 时钟边缘(不是门控输出)都会导致小直齿，这是我的偏压 FPGA 所拾取的。 我本来可以早点看到这一点，但在过去几年里一直在远程工作。
我只是想感谢您不要放弃这个问题，尽管我无法确定如何告诉您我已经解决了这个问题。
非常感谢
彼得
嗨 Peter，
好想知道，这个问题已经解决了。
谢谢！
此致，
阿耶特·帕尔
