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[参考译文] LMK1D1216:未端接 LVDS 输出的影响

Guru**** 2386610 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1081244/lmk1d1216-effect-of-unterminated-lvds-outputs

部件号:LMK1D1216

您好,

我有一个应用程序,在该应用程序中,他们可以是任何数量(0 - 16)的设备下游加载/终止此 LMK1Dxxxx 生成的时钟,我正在尝试了解当一些 LVDS 输出对保持未端接时,我会看到的性能影响。  

在最坏的情况下,1个时钟对正被下游设备终止,另一个15个时钟对未终止。 这会如何影响一个空化(即终止) LVDS 对的质量?

谢谢你,

大卫

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    大卫,你好。

    输出的标准 Vos 如下所示:

    如果未使用的输出未终止,相邻的输出 Vos 将被多个 mVpp (0-5 mVpp)降级。 其影响不会很大,但  会有轻微的降解。

    此致,

    起亚·拉赫巴尔

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    谢谢起亚。 我只是想确保这种影响不会因未端接负载的数量而复杂化,但从您所说的话来看,这种降解听起来是局部化的,几乎是最小的。

    再次感谢,

    大卫