[参考译文] LMK04832：时间要求

雷娜，

在我们提供时间安排之前，请先考虑以下几点：

• PIN 模式重置和 寄存器重置执行相同的功能，因此确保 POR 的最简单方法是在初始寄存器配置期间在 R0中设置重置位。 确保在单个 SPI 写入所需的时间内进行重置。
• SYNC_PLL1_DLD 和 SYNC_PLL2_DLD 等多种功能可以自动执行同步过程，以便在 PLL1或 PLL2分别锁定时自动执行同步过程。

现在，如果客户要生成 PIN 重置和同步，无论：

T1：最小时间= 0。 如果需要，可以用电源拔出复位销。

T2：最小时间= 1µs。 我们预计重置可能在四到五个状态机器时钟周期内发生，而 LMK04832中的状态机器时钟以10MHz±30%的速度运行，因此1µs 是一个安全的选择。

T3：最小时间=0。 复位针脚过低后，寄存器配置可能会立即发生。 SPI 通信比状态机器时钟慢。

T4： 最小时间=完全取决于应用程序设置和 PLL 锁定的时间。 PLL 锁定前不应生成同步脉冲。 原则上，只要有时钟分布路径信号(例如，VCO 启动并运行)，就可以随时生成同步脉冲。 实际上，有些配置在零延迟模式下将 SYSREF 分隔器作为反馈分隔器环回，理想情况下，分隔器重置只能在 PLL 锁定后进行(特别是当同步重新计时到 SYSREF 分隔器时)。 如果 LMK04832上没有输入到输出相位对齐要求，T4 =0的最小时间 和同步事件可以由 引脚或软件自动处理。 如果根据向其中一个 PLL 提供反馈的 SYSREF 分隔器有输入到输出相位对齐要求，则 T4的最短时间是具有 SYSREF 分隔器反馈的 PLL 锁定所需的最长时间。

T5：最短时间=完全取决于应用程序设置。

• 当同步仅重新计时到时钟分配路径分隔器时，最小时间可能为5ns +1 时钟分配路径周期-同步引脚电路中到时钟分配重新计时器的传播延迟可能为5ns，  时钟分布边缘必须至少高一次才能生成同步信号。 同步信号必须在八个时钟分布路径周期内保持高信号，或者我们可以启用 SYNC_1SHOT_EN，同步脉冲只需要持续5 ns +1时钟分布路径周期(同步事件所需的持续时间内，单次触发将触发)。  
• 当同步重新定时到 SYSREF 分隔器或处于脉冲器模式时，最小时间为5ns +1 SYSREF 周期。 从技术上讲，如果 已知 SYSREF 的阶段，则总时间可以缩短-只要同步事件中的 SYSREF 边缘时钟较  同步事件中的 SYSREF 边缘时间长，则该事件只需要持续1个时钟分布路径周期，而不是 SYSREF 边缘内部偏高的时间。 实际上，同步系统中 SYSREF 的确切相位未知，内部 SYSREF 计时器和输出之间存在延迟，这可能会导致相位难以预测，因此产生真正最小的同步脉冲非常困难；  实际上，在 SYSREF 上升边缘后等待几纳秒就足够了。
• 如果同步重置为时钟分配路径分隔器，且同步信号由 CLKin0生成，则此信号只需持续一个时钟分配路径周期(使用 SYNC_1SHOT_EN)或八个时钟分配路径周期(不使用 SYNC_1SHOT_EN)。 CLKin0路径定时非常精确，由双极晶体管电路元件制成，与慢同步引脚不同，慢同步引脚由 MOS 晶体管元件制成，PVT 的可变延迟更大。 因此，CLKin0脉冲可能要短得多。
• 同步脉冲正时没有真正的上限。 它可以持续多久，以方便或方便生成脉冲。

此致，

德里克·佩恩