[参考译文] LMK04826：SYSCLK 和 SYSREF 之间的同步

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1086183/lmk04826-synchronization-between-sysclk-and-sysref

部件号：LMK04826

您好，

我的客户正在使用 LMK04826并在以下配置文件中进行设置。

e2e.ti.com/.../lmk04826_5F00_220225.tcs

每当它们初始化 LMK04826时，SYSCLK 和 SYSREF 之间的同步会有差异，如下所示。

请检查设备设置以确保 SYCLK 和 SYSREF 始终保持同步。

谢谢你。

3 年多前

0 admin 3 年多前

TI__Guru**** 2502205 points

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你好，JH，

现在，不应用同步，输出的分隔器状态将根据 SPI 计时进行初始化，该计时将有很大的不同。客户是否也有同步过程？

我注意到他们已启用 SYNC_PLL2_DLD。如果他们希望 PLL2锁生成分隔器重置和同步信号，则必须首先配置同步路径，以接受 PLL2_DLD 作为同步源(SYNC_MODE =1，SYSREF_MUX =0) 并且最初必须为所有参与同步的分禾器使用 SYNC_DISx =0和 DDLY_PD =0对设备进行编程。最初，输出时钟将保持在复位状态，然后当 PLL2锁定时，复位状态将被释放。最后，他们可以在 PLL2_DLD 断言后将 SYSREF_MUX 切换到所需的设置。

此致，

德里克·佩恩

0 admin 3 年多前

TI__Guru**** 2502205 points

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您好，Rayne，

感谢你的回复。

客户认为，即使未使用同步引脚，LMK04826内部生成的两个时钟信号也应相互同步。

使用同步引脚同步 LMK04826内部时钟是否正确？

是否有方法在不使用同步引脚的情况下通过 S/W 控制同步 LMK04826内部时钟(包括 SYSREF)？

此致，

0 admin 3 年多前

TI__Guru**** 2502205 points

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JH，

SYNC_PLL2_DLD 引脚与同步引脚的输入一起使用。上述方法根本不涉及使用硬件同步引脚，在软件中完全可以实现。

此致，

德里克·佩恩

0 admin 3 年多前

TI__Guru**** 2502205 points

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你好，佩恩，

在客户更改初始化顺序后，随机同步会变得相当一致。

然而，观察到波动幅度约为400马力。这是正常的吗？

可以在 VCO 的一个周期内更改它吗？

此致，

0 admin 3 年多前

TI__Guru**** 2502205 points

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JH，

400PS 错误听起来像是同步之间的一个 VCO 周期差。由于每次发生同步事件时都应在设备时钟中重置所有固定的数字延迟，因此我唯一能想象到的问题是 SYSREF。也许他们最初可以尝试使用 SYSREF_CLR=1对设备进行编程，然后在获得锁定后，他们可以在与清除 SYNC_PLL2_DLD=0相同的编程更新中清除 SYSREF_CLR=0。每个通道上的 SYSREF 本地数字延迟都有一个与固定数字延迟分开的清除机制，该机制可能负责两个电源周期之间的 VCO 周期差异。

此致，

德里克·佩恩

时钟和时序（参考译文帖）

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[参考译文] LMK04826：SYSCLK 和 SYSREF 之间的同步