[参考译文] LMK0.4208万：是否可以检查时钟方案？

您好，

我认为，如果您共享您的设计，我可以帮助您创建一个共享您的设计的链接吗？  但是，您可能会发现这有助于解决您的问题：

此外，我们还希望做出改进，通过提供单独的模拟配置文件来添加LMK0482x对单循环的直接支持，这将有助于简化模拟设置。  此外，在平均时间模拟中，使用时钟架构师进行双循环也不是简单的支持。  请参阅随附的文档以获得帮助。

例如，当您输入输入频率时，它将用于CLKIN，然后选择OSCin的VCXO频率。  这可能是一个更高的频率，导致比您获得的性能更好。  您只能按照随附文档中的步骤来确保VCXO频率。  另请注意，您可以覆盖VCXO相位噪声以获得最佳模拟效果。  最后，您还需要将相位检测器频率设置为允许的最大值。  PLL2 PDF的最大频率为155 MHz。  但是，整数PLL的最大PDF频率是参考GCD (OSCin)和VCO频率。  因此，如果您有一个10 MHz OSCin和一个30.72 MHz输出，您的VCO将类似于2949.12 MHz。  GCD (10 MHz，2949.12 MHz)= 80 kHz。  只要PDF频率如此低，PLL噪声就会很高，从而导致PLL2噪声较高。

e2e.ti.com/.../Using-Clock-Architect-for-Dual-Loop-PLLs-_2D00_-in-dual-and-single-loop-mode_2C00_-2017_2D00_03_2D00_21.pdf

73岁

Timothy

您好，

请查找LMK0.4208万的示例TIC Pro保存文件。  注意：当转至具有30.72 MHz参考的CLKin1时，PLL1 R需要更改为384。

请注意，我没有通过在实验室中确认编程来重复检查此问题。

e2e.ti.com/.../LMK0.4208万_5F00_case1_5F00_config.tcs

73岁

Timothy