[参考译文] CDCEL925：XTAL和信号输出的延迟时间

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/626509/cdcel925-the-delay-time-of-xtal-and-signal-output

部件号：CDCEL925

大家好，

我们测量XTAL和信号输出(Y1)的延迟时间，并精确到大约700ms的延迟。

我们认为这需要太长的时间。此延迟时间是否正常？还是可以调整？

请参阅以下波形和原理图，并给出一些意见和建议。

谢谢

8 年多前

0 admin 8 年多前

TI__Guru**** 2378650 points

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数据表中的图18显示启动时间要快得多(在图18中的300 us以内)。

需要检查的一件事是，CLK_SEL线路在通电后是否将S0引脚拉低~700毫秒。默认情况下，S0针脚用作输出启用控制针脚。如果您希望在晶体启动后立即启用输出，则使S0引脚保持浮动状态，以便通过内部上拉电阻器将其拉高(启用输出)。

此致，
艾伦

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] CDCEL925：XTAL和信号输出的延迟时间