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[参考译文] LMK0.4828万：单回路SYSREF 0-延迟模式

admin
Guru**** 1831610 points
Other Parts Discussed in Thread: CODELOADER
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/623445/lmk04828-single-loop-sysref-0-delay-mode

部件号：LMK0.4828万
主题中讨论的其他部件：CODELOADER

两个从LMK(LMK_A和LMK_B)处于单循环SYSREF 0-Delay模式，SDCLKouts应在通电后与参考输入相位对齐，并具有同步脉冲，所有DCLK和SDCLK都应同步。

现在我可以看到两个从属LMK的OSCout是相位对齐和稳定的，从LMK_B的SDCLKout也是相位对齐OSCout ，这些都是预期的，

但OSCout A的相位与LMK_A的SDCLKout不一致？

锁定指示灯LED亮起，两个从LMK相同，这是否是相位检测器错误？ 或者芯片损坏了？？

必须在 SYSREF 0-Delay 模式中启用SYNC_DISSYSREF位，我是不是？

即使SYNC PIN已禁用，SYNC_DISSYSREF已启用，切换SYNC PIN仍可重置SDCLK的阶段，为什么？？  

谢谢

  • 0
    TI__Guru**** 1831610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Min Hu
    看起来是LMK_A输出同步问题 是否可以将您的TICSpro配置文件发送给我？ 请使用“文件”->“保存”并在回复此线程时附加已保存的文件。
    此致
    普奈特
  • 0
    TI__Guru**** 1831610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，punnet

    我使用CodeLoader而不是TICSpro，下面是从属LMK reg值，两个从属LMK共享相同的值和相同的配置过程，我还测试 了SYNC_PIN模式，CLKIN0_OUT _MUX = OFF并禁用CLKIN0_EN。

    谢谢

    从CodeLoader4导出LMK寄存器值：

    R0 (初始化) 0x0.009万
    R0 0x0万
    R2 0x0.02万
    R256 0x1.001万
    R257 0x1.0155万
    R259 0x1.03万
    R260 0x1.0422万
    R261 0x1.05万
    R262 0x1.0672万
    R263 0x1.0717万
    R264 0x1.081万
    R265 0x1.0955万
    R267 0x010B00
    R268 0x010C22
    R269 0x010D00
    R270 0x010E72
    R271 0x010F17
    R272 0x1.101万
    R273 0x1.1155万
    R275 0x1.13万
    R276 0x1.1422万
    R277 0x1.15万
    R278 0x1.1672万
    R279 0x1.1717万
    R280 0x1.181万
    R281 0x1.1955万
    R283 0x011B00
    R284 0x011C22
    R285 0x011D00
    R286 0x011E72
    R287 0x011F17
    R288 0x1.201万
    R289 0x1.2155万
    R291 0x1.23万
    R292 0x1.2422万
    R293 0x1.25万
    R294 0x1.2672万
    R295 0x1.2717万
    R296 0x1.281万
    R297 0x1.2955万
    R299 0x012B00
    R300 0x012C22
    R301 0x012D00
    R302 0x012E72
    R303 0x012F17
    R304 0x1.301万
    R305 0x1.3155万
    R307 0x1.33万
    R308 0x1.3422万
    R309 0x1.35万
    R310 0x1.3672万
    R311 0x1.3717万
    R312 0x1.3808万
    R313 0x1.39万
    R314 0x013A00
    R315 0x013B10
    R316 0x013C00
    R317 0x013D08
    R318 0x013E03
    R319 0x013F15
    R320 0x1.4081万
    R321 0x1.41万
    R322 0x1.42万
    R323 0x1.431万
    R324 0x1.448万
    R325 0x0.1457万F
    R326 0x1.4609万
    R327 0x0.147万C
    R328 0x1.4802万
    R329 0x1.4902万
    R330 0x014A02
    R331 0x014B16
    R332 0x014C00
    R333 0x014D00
    R334 0x014EC0
    R335 0x014F7F
    R336 0x1.5003万
    R337 0x1.5102万
    R338 0x1.52万
    R339 0x1.53万
    R340 0x1.5478万
    R341 0x1.55万
    R342 0x1.5678万
    R343 0x1.57万
    R344 0x1.5896万
    R345 0x0.1593万B
    R346 0x015A9B
    R347 0x015BD4
    R348 0x015C20
    R349 0x015D00
    R350 0x015E00
    R351 0x015F13
    R352 0x1.6万
    R353 0x1.6101万
    R354 0x1.6228万
    R355 0x1.63万
    R356 0x1.64万
    R357 0x1.6508万
    R380 0x017C15
    R381 0x017D33
    R358 0x1.66万
    R359 0x1.67万
    R360 0x1.6801万
    R361 0x1.6959万
    R362 0x016A20
    R363 0x016B00
    R364 0x016C00
    R365 0x016D00
    R366 0x016E13
    R371 0x1.73万
    R8189 0x1FD00
    R8190 0x1FFE00
    R8191 0x1FFF53

  • 0
    TI__Guru**** 1831610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Min Hu，
    您的配置看起来正常。 在上一篇文章中，您提到当取消同步引脚并同时设置SYNC_DISSYSREF时，切换同步引脚仍会影响SDK的阶段。 这看起来很奇怪！ SDCLK是否设置为输出SYSREF时钟或设备时钟？
    在这种情况下，如何使用Toggle SYNC_POL或直接在PIN上应用同步边缘来切换同步PIN？
    此致
    普奈特
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    TI__Guru**** 1831610 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Puneet
    LMK由Kintex7 FPGA控制，我使用VIO直接驱动同步引脚。
    SDCLK设置为输出SYSREF时钟作为上述寄存器设置。
    从属LMK同步引脚被禁用，同步与DISSYSREF也被设置，我保持从LMK同步引脚几十次，输出时钟相位可以更改一次或多次。
    不同同步模式之间似乎没有足够的隔离，但我不确定。