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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/641255/tpl5110-does-the-done-signal-require-a-pull-down
简单的问题。 我们是否需要在Done (完成)信号上使用下拉电阻器？ 如果UP为FET门控关闭，则UP的已完成信号GPIO是否会保持浮动且容易产生噪声？ 或者，TPL5110中是否有内部下拉？
还有——除了SOT-23薄型外，还提供了其它任何小包装？
谢谢！ Brian
感谢Puneet，
在什么用例下，DONE信号将不会被使用？ 这对芯片的功能不是那么重要吗？
谢谢！
Brian
