[参考译文] LMK0.4131万：输入频率超出锁定范围时的稳定性

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/639000/lmk04131-stability-when-input-frequency-is-out-of-the-lock-range

部件号：LMK0.4131万
在“线程： LMK0.5028万”中讨论的其他部件

您好，

在我们专用于数字音频的应用中，我们需要生成一个24.576MHz的带晶体的清洁主时钟。我们还需要以相同的频率将生成的时钟与外部源同步。只有当外部时钟频率在+- 100ppm范围内时，我们才需要同步内部生成的时钟。

对于此应用，我们看到LMK0431，我们需要在输出时具有24.576MHz时钟信号，如果外部源存在或不存在，或者在打开或关闭之间转换期间也需要此信号。

另一项任务是当外部信号频率超出pll1的锁定范围时输出频率的稳定性，例如当外部频率为24.000 MHz时。在这种情况下会发生什么情况？输出频率稳定或pll1正在移动以尝试锁定到锁定范围之外的参考？

非常感谢，

Enzo

7 年多前

0 admin 7 年多前

TI__Guru**** 1807890 points

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您好，Enzo：
LMK0.4131万是级联PLL抖动消除器。 PLL1将采用VCXO，它具有频率拉拔范围，例如+/- 100ppm。
当输入参考丢失或更改太多(24.576 MHz--> 24.000 MHz, delta超过100 ppm)时，PLL1将解锁。 LMK0.4131万没有抑制功能，VCXO控制引脚上的电压为0V或3.3V，VCXO输出在最大(+100ppm)或最小(-100ppm)频率上。如果参考频率仅在VCXO范围(+/-100ppm)中更改，则输出频率将遵循输入参考。

由于VCXO始终运行，因此更改参考时输出24.576 MHz不会中断。但是，在从锁定状态转换到解锁状态，然后再转换到锁定状态时，可能会出现输出相跳。相位跳转系统可以承受多大的电容？我们可以为PLL1和适当的VCXO设计窄回路滤波器以满足目标。

此致，
肖恩

0 admin 7 年多前

TI__Guru**** 1807890 points

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Shawn您好，非常感谢您的回答，

生成的24.576MHz时钟将成为驱动A/D和D/A转换器的专业数字音频系统的主时钟，因此我们不能接受时钟信号的太大抖动。 TI还有其它具有抑制功能的时钟发生器/抖动消除器？

此致，

Enzo

0 admin 7 年多前

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您好，Enzo：
在您的应用中，应考虑使用DPLL以获得最佳的保持性能。 TI将在今年发布DPLL LMK0.5028万，它具有4个输入参考和8个输出，抑制或无中断开关，可达到10ps水平(与竞争对手的100ps或10ns相比)。如果您的项目计划非常紧迫，其他供应商也可以提供替代的DPLL产品。

此致，

肖恩

时钟和时序（参考译文帖）

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