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[参考译文] LMX2594：LMX2594

admin
Guru**** 2540720 points
Other Parts Discussed in Thread: LMX2594

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/636784/lmx2594-lmx2594

部件号：LMX2594

我需要生成5GHz和9.5GHz的两个频率。 我的问题是我是否使用50MHz作为输入参考时钟。 如果与100MHz基准相比，性能是否会降低？

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    TI__Guru**** 2540720 points
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    温佳，

    其中，这是FPD频率。 理论上，这一值越高，与PLL地板相位噪声相关的N值(Fvco / FPD)越低。 在您的示例中，与50MHz参考相比，100MHz参考的PLL地板相位噪声将提高3dB。 您是否在您接近并尝试超越的偏移处有相位噪声规格？

    此致，

    Brian Wang
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    TI__Guru**** 2540720 points
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    尊敬的Brian：

    如果基准时钟在相同的PFD频率下较低，相位性能是否会降低。 例如，如果我们使用50MHz参考时钟并将其乘以以在LMX2594中获得100MHz PFD频率(LMX2594在输入阶段具有乘数)，或者我们使用100MHz不乘的参考时钟获得100MHz PFD。 我们是否应该期望任何相位性能差异？
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    TI__Guru**** 2540720 points
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    温佳，

    问得好。 PLL地板相位噪声取决于PFD频率，因此给定相同的100MHz PFD，它们应该相同。 注意：您有两种方法可以执行此操作：
    1.使用输入倍增器(注册名称：OSC 2X)，这是一个非常低的噪声倍增器，不会在PLL地板上产生额外的噪声
    2.使用乘法器(寄存器名称：Mult)，此电路确实会增加较小的噪声，因此它可能比0.5 使用输入倍增器时的PLL-1dB高。


    此致，

    Brian Wang