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[参考译文] TLC551:当处于子1.3 Vdd时,当临界引脚高时触发引脚低时,出现故障超控序列

Guru**** 1649650 points
Other Parts Discussed in Thread: TLC551
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/650857/tlc551-glitchy-override-sequence-whenever-trigger-pin-low-while-threshold-pin-high-while-at-sub-1-3-vdd

部件号:TLC551

您好,

在TLC551上,当Trig引脚较低且Threshh引脚较高时,输出显示为LOW (低),但Trig覆盖Threshh。 此问题通常在以Vdd低于1.3V的电压运行设备时发生,尽管有时电压较高。 所有测量均在Vdd初始通电时进行,转换速率约为1V/us;有时更快。 重置与Vdd绑定,无论是否操作控制引脚,此行为仍然存在。

在1.3V Vdd时,当Trig引脚和Therh引脚分别电容耦合到GND和Vdd (12nF两者)时,输出不理想地变为低电平。 如果仅将GND耦合盖更换为对地短路,则输出成功保持高电压。 但是,即使存在极短电压,当Vdd降至1.1V时,输出也会再次不受欢迎地变低。 已观察到EMI影响,但即使部分解决,这种现象仍然存在。 对于此应用,输出最初应为高,并保持高电压,至少保持高电压,直到触发电压超过触发电压。 触发阈值的引脚优先级是要保留的重要属性。 如果触发和引脚连接在一起,然后耦合到GND,则输出成功变为高电平。 但是,将它们捆绑在一起并不是理想的安排。  

有什么想法,解决方案? 最好避免将任何部件放置在正极供油轨的主支路的路径中。  

谢谢

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    PONGO,

    发生这种情况时,控制电压(针脚5)是否在2/3 VCC处?
    对于双极555系列设备,触发器始终覆盖阈值。 在CMOS 555系列器件中,如果引脚5接近2/3V VCC (或更高),也是如此。 卸下引脚5电容器应足以解决此启动问题。
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    嗨Ron,

    是的,当连续针脚高于2/3 Vcc时,仍会发生这种情况。

    我很久以前就拆除了连续引脚电容器,但尝试了将其与GND或Vdd耦合的变体。 在1V Vdd时,如果我通过小电容器(2nF - 12nF)将cont引脚连接到Vdd,则问题只是延迟。 它仍然会发生,但仅在持续一段时间后,CONT才会接近稳定状态电压。 因此您可以看到,即使在启动后的某个时间(几百微秒后),问题也会再次出现。
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    PONGO,

    我将测试TLC551样本,以了解触发器覆盖的行为,包括通电速率和低Vdd电压。
    您能否告诉我更多有关"GND耦合盖"的含义是引脚1未接地?
    您能告诉我更多有关"EMI Effects (EMI影响)"的含义吗?
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    PONGO,

    首先,当触发器= 0V,阈值= VDD时,我测试了VDD扫描。 输出25k至0.3V (查看HI-Z操作)

    对于0.6V至0.9V的范围,输出不是高阻抗或高阻抗

    然后,当VDD=1V (无负载)时,我测试了对比连续电压

    因此CONT必须至少为0.4V (VDD=1V时),才能达到所需的输出电压上限。

    然后,我测试了VDD上升时间的整个范围,唯一确定的完全电源接通事件的输出电压过高(与VDD连接),我还有一个VDD上拉电阻器,其输出尚未工作  (高阻抗)。

    最后,我再次测试了vs.vDD扫描,但这次cont与vDD绑定。 输出有2.5万至VDD

    这是理想的结果。 在整个过程中都很高。

    将cont短接至VDD并不可行,但是从VDD到cont的电容器应具有相同的优点。

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    您好Ron:
    感谢您进行测试。 它证实了我所看到的许多东西。 我将回复您的两篇文章,一篇来自19,另一篇来自20的数据丰富的文章。

    您说:
    "将cont短路到VDD是不可行的,但是从VDD到cont的电容器应具有相同的优点"
    我的评论:
    -所有电压均为1V Vdd,此处的“假触发器”是指输出电压低,而TRIG也是低电平的--
    我之前发现,将连续引脚与电容器耦合到Vdd可缓解Vdd上短上升时间的问题,但Vdd上较慢上升时间的问题再次出现。 在应用中,电路也会遇到更长的Vdd上升时间。 增加cont to Vdd CAP有助于延长Vdd的上升时间,但会降低芯片对后续输入的响应速度,这是不可取的。 在某些情况下,通过中值电阻器将cont与Vdd绑定会有所帮助,但如果TRIG通过小电容器(12nF,有时更大)耦合到GND,而不是像您的测试那样短路或切换到GND,则问题再次出现。 请注意,当通过电阻器将cont与Vdd绑定时,我被迫超出推荐的80 % ,并接近85 90 % 以获得更好的结果。 通过晶体管切换连续高电压具有最佳效果。 这与您对短路连续高的评论相呼应。 我刚刚遇到了一个可用的信号来测试这一点,但出于其他原因,使用晶体管切换连续高不是理想的解决方案。
    此外,当与另一个TLC551计时器结合使用时,为每个芯片提供独立的连续信号可大大减少假触发的数量。 当两个或多个连续引脚连接在一起时,我几乎总是收到错误的触发事件。 从cont到Vdd的大容量有助于解决问题,但如前所述,这对我来说是不可行的。

    12月19日,您问:
    "您能告诉我更多有关"GND耦合盖"的含义是引脚1未接地吗?"
    我的评论:
    针脚1始终直接对地短路。

    12月19日,您问:
    “您能告诉我更多有关“EMI影响”的含义吗?”
    我的评论:
    我观察到的是,输出正在接收低频环境噪音,这影响了芯片的行为。 其影响是,存在此噪音时,假触发是随机的。 在地面上行之后,低频噪声消失了,假触发变得一致。 但是(Haha,正在获取高科技)当我将手指放在输出上时,错误触发的数量大大减少。 据观察,当将手指放在输出上时,输出处存在少量负偏压(250mV左右),从而提高了性能。
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    PONGO,

    不需要的通电/断电行为通常通过添加欠压锁定电路来解决。
    您能否分享更多有关正常VCC操作中所需TLC551计时器操作的详细信息?
    我这样问是因为通过90 % 的计时器应用程序不能同时进行分析和测试。
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    嗨Ron,

    触发和阈值引脚由不同的计时器电路进行相位设置。 触发销按顺序前进到阈值销。 当触发引脚为低电平时,TLC551输出应为高电平,而不管阈值状态如何。 当触发引脚变高时,TLC551输出应保持高,直到滞后阈值引脚变高。 所有开关均为轨对轨。 开关电平由CONT引脚设置,CONT引脚由二极管和晶体管设置,以使CONT适当地接近Vcc,而不考虑Vcc电平。 您可能会看到,此设置接近(但不完全相同) NAND门,其电压水平使用连续引脚而不是标准滞后进行设置。 所以如果你有一个漂亮的与非门或相当的1V-10+V操作. 请告诉我。

    在发现更好的解决方案之前,我使用晶体管在启动过程中将连续引脚切换为高电平,以避免一些错误触发。

    您建议使用哪种类型的锁定电路? 如果您回想一下我的第一个帖子,我提到在主轨道路径中放置设备不是可取的,但也不是不可取的。 例如,P通道MOSFET的栅极连接到比较器的输出,监测Vcc电平。

    不管怎样,我很想了解您可能拥有的TLC551解决方案,或者锁定解决方案,无论它们看起来如何。 低Vdd功能设备(如TLC551的1V)是首选设备,并且需要至少10V的更高Vdd最大值。

    谢谢,节日快乐
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    PONGO,

    我没有找到支持1V和10V的逻辑替代方案,因此TLC551是最佳选择。

    正如我所看到的,锁定只会将输出保持在故障安全状态(静态低电平或高电平,您可以选择),直到VDD在短时间内高于最小电压。