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部件号：LMK0.4828万 主题中讨论的其他部件： CODELOADER
您好：
我在具有双PLL模式的项目中使用LMK0.4828万，嵌套的0-Delay模式也启用，其中：
CLKin1作为PLL1的参考时钟(REFCLK=12.5MHz)输入；
PLL2 CHOSPOCHOCHOCHOCHVCO1的VCO；
然后将输出端口SDCLKOUT7 (配置为25MHz SYSREF输出)和DCLKOUT8 (配置为100MHz DEVCLK输出)与原始12.5MHz REFCLK一起连接到hispeed示波器。
示波器屏幕截图显示25MHz SYSREF输出和100MHz DEVCLK输出与12.5MHz REFCLK输入不相一致，并且存在大约300PS的时间漂移，例如：
其中，黄线表示12.5MHz REFCLK输入，并充当示波器的触发源；
绿线表示100MHz DEVCLK输出，蓝线表示25MHz SYSREF输出。
上面的屏幕截图显示，与REFCLK输出相比，DEVCLK和SYSREF输出具有"可变"相位(上面仅显示3个示例，实际上存在更多相位)。
因此，我想知道我的配置文件中是否有任何错误，或者是否有任何其他可能的错误导致相位取消对齐？
期待您的回答，谢谢您~~！
附注：我的配置文件包含以下几个步骤：
第1步：重售；
第二步：设置时钟输出：
0x0.009万，
0x0万，
0x0.02万，
0x0.1006万C，
0x1.0155万，
0x1.03万，
0x1.0422万，
0x1.05万，
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0x1.0766万，
0x0.1087万E，
0x1.0955万，
0x010B00，
0x010C22，
0x010D00，
0x010E71，
0x010F66，
0x0.1107万E，
0x1.1155万，
0x1.13万，
0x1.1422万，
0x1.15万，
0x1.1671万，
0x1.1706万，
0x1.1868万，
0x1.1955万，
0x011B00，
0x011C22，
0x011D00，
0x011E71，
0x011F60，
0x0.1207万E，
0x1.2155万，
0x1.23万，
0x1.2402万，
0x1.25万，
0x1.2671万，
0x1.2706万，
0x1.2878万，
0x1.2955万，
0x012B00，
0x012C02，
0x012D00，
0x012E71，
0x012F06，
0x1.3078万，
0x1.3155万，
0x1.33万，
0x1.3402万，
0x1.35万，
0x1.3671万，
0x1.3706万，
0x1.3825万，
0x1.39万，
0x013A00，
0x013B78，
0x013C00，
0x013D08，
0x013E03，
0x013F0D，
0x1.4001万，
0x1.41万，
0x1.42万，
0x1.4311万，
0x1.44万，
0x0.1457万F，
0x1.4609万，
0x0.147万E，
0x1.4802万，
0x1.4942万，
0x014A08，
0x014B16，
0x014C00，
0x014D00，
0x014EC0，
0x014F7F，
0x1.5003万，
0x1.5102万，
0x1.52万，
0x1.53万，
0x1.5402万，
0x1.55万，
0x1.5602万，
0x1.57万，
0x1.5896万，
0x1.59万，
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0x015D00，
0x015E00，
0x015F0B，
0x1.6万，
0x1.6101万，
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0x1.63万，
0x1.64万，
0x0.165万C，
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0x1.66万，
0x1.67万，
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0x016B00，
0x016C00，
0x016D00，
0x016E13，
0x1.73万，
0x1FD00，
0x1FFE00，
0x1FFF53
第三步：打开sysref电源并准备同步
0x1.067万，
0x010E70，
0x011E70，
0x1.4万
第四步：重置sysref
0x1.4391万，
0x1.4311万
第五步：同步(使用同步引脚；来自外部FPGA的同步脉冲)
第六步：禁用同步路径
0x0144F7
第7步：设置sysref连续
0x1.3903万
