[参考译文] LMK0.4208万：在Signle PLL模式下，相位噪声问题(仅限PLL2)，需要参考配置

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/653172/lmk04208-phase-noise-issue-in-signle-pll-mode-with-pll2-only-and-need-reference-configuration

大家好，团队

我的电信客户正在其MDA项目中使用LMK0.4208万。 它们仅在PLL2中使用信道PLL模式。 规格如下：

输入：25MHz单端，0.4Vpp到OSCin。

输出：CLKout0&1&2&5=156.25MHz (LVDS)，CLKout3&4=20MHz (LVCMOS单端，直接使用OSCin频率)。

环路滤波器配置：

客户发现CLKout的相位噪音很大。

您能否根据客户的规格共享参考配置？

谢谢

Kevin Zhang