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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/593395/cdclvp111-cdclvp111-input-biasing
我有客户对输入偏置有几个问题。
在系统加电期间，可能会有一段时间没有驱动时钟。 因此，对于传统的交流耦合偏置方案，VID将为0。
这是否会导致振荡或转换？
有什么建议可以防止这段时间出现振荡？
谢谢！
涉水
您好，Wade：
大多数LMKxxxx时钟设备的输入级具有内置的弱偏置，可将 P 和N侧偏移数十mV。 这样做的目的是防止输入上的'chatter'导致通过高增益输入级的噪声放大，从而在 没有 任何有效输入时钟的情况下导致嘈杂的输出。 如果没有 内部偏移来处理输入处于浮动状态的情况，则应注意在主板上包括外部端接，以实现相同的操作。
此致
Arvind Sridhar
谢谢。
我看到CDCLVP111在CLK信号上也有小的上拉和下拉电阻器，这将涵盖这种情况。
此致，
