[参考译文] 寻找具有超低相位噪声和低漂移功能的PLL/时钟清理解决方案

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1099395/looking-for-pll-clock-clean-up-solution-with-ultra-low-phase-noise-low-wander-capabilities

主题中讨论的其他部件：LMK5B3.3216万， LMK0.5318万B

我正在寻找具有超低相位噪声和低漂移功能的PLL/时钟清理解决方案。需要具有最佳的相位噪声性能来处理来自(1 Hz至1 MHz)的近距噪声。需要设备在通电时以FreeRunning模式启动，然后允许设备在时钟存在时锁定到外部参考100 MHz时钟。我们还需要从最终分频器输出的0延迟选项，以保证与输入时钟相关的零相。我们具有超低噪声和极低漂移100 MHz时钟，(1 Hz至10 KHz)集成的有效值相位抖动约为100 fsec或更低。我们需要尽量将良好相位噪声性能保持在低于(1 Hz至10 KHz)的范围内，并尝试将时钟相位噪声提高到高于10 KHz的水平。我们需要生成(62.5 MHz，100 MHz，125 MHz，156.25 MHz，200 MHz和400 MHz)。

我只需要订购LMK5B3.3216万评估板就可以开始使用它了。不确定此设备是否有潜力完成我们需要的工作。我们非常感谢您提供任何建议，非常乐意与您聊天。

——发热

1 年多前

0 admin 1 年多前

TI__Guru**** 648580 points

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您好Freddy：

我认为LMK5B3.3216万是一个很好的解决方案。

LMK5B3.3216万需要XO/TCXO/OCXO输入才能工作。如果您始终知道您将拥有非常好的100 MHz参考，您可以简单地将其用作XO输入，然后对APLL3 (Baw PLL @ 2500 MHz)执行整数PLL锁定，以获得最佳性能。 (1)高频高质量参考(2)整数模式。
现在您无法从APLL3生成200 MHz或400 MHz，但APLL2可以编程为生成200 MHz和400 MHz。您是否有任何介于200 MHz/400 MHz和其他时钟之间的相位要求？
注意：如果您不需要太多的输出，则LMK0.5318万B也是一种解决方案。
-此示例实际上不使用DPLL -您可能需要这些功能(听起来可能像您-如果启动时没有100 MHz参考，但仍需要输出时钟)。

因此，要开始使用输出时钟，但您非常好的100 MHz参考不可用，然后，您必须选择一个XO频率，该频率与您的应用程序将使用的VCO频率没有整数关系，例如2500 MHz (意味着100 MHz是一个不能执行的频率)。我们的评估板使用48 MHz。
-在通电时，可对EEPROM进行编程，以使用48 MHz (或其它频率)将APLLx锁定，然后生成所有输出频率。
-当您的100 MHz参考出现在INX输入上时。 DPLL将对其进行验证，并通过对APLLx分子进行伺服以使VCO锁定到INX参考来锁定它。
-如果参考消失，DPLL将进入抑制，并继续以XO/TCXO/OCXO在XO输入端口上的长期稳定性运行。

低于DPLL环路带宽时钟噪声至INX + DPLL噪声将占主导地位，在DPLL环路带宽和APLL环路带宽之间，XO噪声+ APLL噪声将占主导地位。高于APLL环路带宽时，VCO (或Baw)将占主导地位。
Baw (VCO3)在10 kHz与XO相比性能非常好，可用作APLL1或APLL2的级联参考(而不是XO输入端口)。因为您可以从级联Baw中运行更高的APLL1/2 PDF，这将在我的经验中提供高于10 kHz的更好性能。但是，如果低于10 kHz是最重要的，您可能最好使用APLL1/2的XO参考。

因此，如果INX的性能非常好，您可以考虑使用宽环路带宽，但一定要保持在APLL LBW以下的10倍。

希望这有所帮助。

73岁
Timothy

时钟和时序（参考译文帖）

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[参考译文] 寻找具有超低相位噪声和低漂移功能的PLL/时钟清理解决方案