您好，
我想使用LMK0.4828万B+LMK2594同时2594同时向4个ADC提供器件时钟(10GHz)和sysref(4.882.8125万Mhz )时钟， 并实现 具有相位校准的多通道时钟解决方案。
4pc ADC的采样同步非常重要，因此应选择时钟方案以尽量减少采样偏差。 我 计划使用JESD204B子类1实现多芯片 同步，
如下图所示，哪种时钟方案更好地实现 具有相位对齐的低相噪声DEVCLK生成和多通道时钟解决方案？ 选项1还是选项2？
提前感谢！
选项1：
选项2：部分参考TIDA-0.1021万的设计
您好，
您认为 在选项2中使用OSCout的意思 已经在 TIDA-0.1021万中得到验证，因此在相位噪声角度上，它比选项1好，对吗？
关于多时钟同步，我只将同步输入的PCB长度与1to4缓冲区中的所有LMX2594进行匹配，如下图中标记的蓝色箭头所示，对吗？
等待您的回复！
非常感谢！
此致！
Jason
您好，
如果您有时间进行测试，我将非常感谢您！
因此，我必须首先匹配6组的PCB长度。 然后， LMX2594的SYNC (针对OSCin时钟)的设置和保持计时要求可以 通过应用SDCLKout3的数字或模拟延迟来调整，如下图所示，对吗？
在LMK0.4828万B的所有OSCout模式之后，链中没有延迟电路，这 只 会缓冲来自OSCin的时钟输入
我还有另外两 个关于 TIDA-0.1021万用户指南的问题：
1.我不知道如何交换 差分对的正负信号？
这意味着要将SYSREF_GBL_PD切换为1，将SDCLKoutY_DIS_MODE切换为0x01，这首先会使SDCLKout引脚有条件地低电平，然后切换SDCLKouY_POL以更改极性？
2. 这个0延迟PLL模式是级联零延迟模式？ 反馈的来源是SYSREF Divider？
再次感谢你们！！！
此致！
Jason
您好，Jason：
这可能需要一些时间，并且可能会在下周之前更新您的信息。
[/quote][/quote]因此，我必须首先匹配6组的PCB长度。 然后， LMX2594的SYNC (针对OSCin时钟)的设置和保持计时要求可以 通过应用SDCLKout3的数字或模拟延迟来调整，如下图所示，对吗？
在LMK0.4828万B的所有OSCout模式之后，链中没有延迟电路，这 只 会缓冲来自OSCin的时钟输入
[/引述]为了满足LMX2594同步输入的设置和保持时间，可以调整SDCLKout3，但如果缓冲后同步之间存在延迟，则可能在输出之间存在延迟。 没有任何范围可调整单个同步输入。
[/quote][/quote]1.我不知道如何交换 差分对的正负信号？
这意味着要将SYSREF_GBL_PD切换为1，将SDCLKoutY_DIS_MODE切换为0x01，这首先会使SDCLKout引脚有条件地低电平，然后切换SDCLKouY_POL以更改极性？
[/引述]这是为了让LMX2594的SYSREFREQ输入保持高电平，以便在生成模式下生成SYSREF所必需的。 通过保留SYSREFREQ输入处的上拉选项，可以避免此输入。 我建议使用输入选项并保持上拉输入，以便在SYSREFREQ输入时获得所有可能的输入。
[/quote]2. 这个0延迟PLL模式是级联零延迟模式？ 反馈的来源是SYSREF Divider？
[/引述]
如果在双PLL模式下运行，则应处于0-Delay嵌套双PLL模式，其中SYSREF反馈应在PLL1环回时。
谢谢！
此致，
Ajeet Pal
您好，
如果每个LMX2594都需要LMK0.4828万B中的两个SDCLKout作为SYNC和SYSREF，则4个LMX2594需要8个SDCLKout。 但是 ，LMK0.4828万B 最多只有7 SDCLKout，所以我在选项2中只使用1到4个缓冲区来进行驱动器同步。
我突然有另一个选项3，如下图1所示：Exchange SYNC和 LMX2594的SYSREF，让 SYSREF使用1到4缓冲。 它将使每次同步都具有可调整的延迟。 同时，将 SYSREF输入作为您的建议：
LMK2594在主和非脉冲模式下工作时，我将 通过移除串行电阻器断开SYSREF与1至4缓冲器的连接，并让上拉生效
LMK2594在主和脉冲模式下工作时，我将保持连接 SYSREF，带1到4缓冲区，并让LMK0.4828万B产生脉冲以触发LMX2594。
当LMK2594在中继器模式下工作时，我将保持连接 SYSREF 与1至4缓冲器，并让LMK0.4828万B产生 持续时钟 以触发LMX2594。
在低相位噪声和低通道到通道倾斜的视角下，您如何看待选项3与选项2？
顺便说一下，1to4buffer(LMK0.0804万B)的输出偏移非常低，大约<35ps，如下图所示。2
图1 选项3.
图2 1至4个缓冲区的输出偏移
非常感谢！
此致！
Jason
您好，
现在我已经很清楚 了。 感谢您 耐心回答我这么多的问题， 我将 等待您的测试结果：)
现在，还有关于ZDM的最后一个问题：
在TIDA-0.1021万的时钟或通道偏移测试中，LMK0.4828万配置为0-Delay SYSREF模式。 在上一篇文章中，您说 ：“如果在双PLL模式下运行，则应在0-Delay嵌套双PLL模式下运行，其中SYSREF反馈应在PLL1环回时运行”。 实际上，LMK61E2为LMK0.4828万的OSCin提供参考时钟，然后LMK0.4828万通过 OSCout引脚将此时钟缓冲到LMX2594。 所以我认为它应该在单PLL模式下工作，对吗？
单PLL模式也仅使用 级联零延迟？
0-Delay SYSREF模式意味着FB mux从SYSREF Div选择反馈？
非常感谢您！！！
此致！
Jason
Pal，您好：
我对Xilinx时钟演示板上从LMK0.4828万B到LMX2594的同步输出格式有疑问，如下图1所示。
此格式是否适用于LMX2594？ 此格式似乎与 图2所示数据表中建议的格式不一致。
TIDA-0.1021万使用Balun将下图3中的差分更改为单(CMOS)，因此这不是问题。
图1. Xilinx演示板中的输出格式
图2.
图3. Tida-0.1021万
非常感谢！
此致！
Jason
Pal，您好：
感谢您的及时回复！ 您的线程帖子非常有帮助：)
对于LMK0.4828万B， 下图1所示的LVDS的典型VOD为395mv，，因此Vpp将为790mV。 这意味着它将满足“LVDS works to 250 mVpp” 或“>=250 mVpp”的要求？
请查看图2中的示意图 ，它是否符合图3的要求？
我不喜欢使用 差分转换到单端转换 ，因为 我的设计中需要多个转换。这会导致零件歪斜。
图1.
图2.
图3.
非常感谢！
此致！
Jason
