[参考译文] LMK04828BEVM：LMK04828B 杂散电平仿真

您好 Kavya、

LMK04828不包含此类功能、因为寄生注入的唯一路径与串扰相关、根据 所选的输出、电源滤波网络、PCB 布局、开关电源的使用情况、难以预测幅度变化。 等。这与 LMX 器件相比、 其中小数分频器的行为 可直接计算且高度可预测。

相反、下面是一些有关 LMK04828虚假预期的一般注意事项：

• 环路带宽以下的杂散不随 PLL 行为的变化而变化、会注入到基准路径或输入电源路径上。 对于低于 PLL1带宽(如果使用)的杂散、相关输入为 CLKinX、相关电源为 CLKin0/1的 VCC_PLL1或 CLKin2的 VCC_OSCout； 对于低于 PLL2带宽但高于 PLL1带宽(如果使用)的杂散、或者对于仅使用 PLL2时低于 PLL2带宽的杂散、相关输入为 VCXO 或 OSCin 上的基准、相关电源为 VCC_OSCin、如果使用 VCXO 上的电源。
• 环路带宽以下但随 PLL 环路带宽的变化而变化的杂散可在 VCC_VCO、VCC_PLL1或 VCC_CP 电源上注入。 它们还可以耦合到环路滤波器中、并可以调制 VCO 的调谐电压。
• 较高偏移下的杂散往往是来自不同频率下邻近输出相互作用的串扰杂散。 请注意、在数据表的引脚排列图中、某些输出属于 共享电源的时钟组。 如果这些时钟组中的分频器以不同的频率运行、 则没有机制来过滤 同一时钟组中两个分频器之间的电源串扰、因此将存在 f1 % f2杂散。 同样  、如果 SYSREF 输出持续有效、这可以将 Dclk % SYSREF 杂散耦合到输出上(因此能够使用"脉冲"SYSREF、SYSREF_REQ 功能允许使用 SYSREF 分频器而不产生实质性串扰)。  在单独时钟组上不同频率的输出仍然可能会相互串扰、但串扰应该被减少、特别是当时钟组电源路径中存在一个在器件时钟频率上具有合理高阻抗的铁氧体磁珠时。 当然、如果 频率不相似的输出相邻或 相互连接、则会导致输出之间发生电容或电感耦合、这将显示为串扰。

补救策略包括适当的频率规划、以在单独的时钟组上保持不同的输出频率、使用脉冲或请求的 SYSREF 而不是连续 SYSREF、确保无杂散基准、以及在电源以不同的连续频率内容运行时保持电源分离和滤波。

此致、

Derek Payne