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器件型号：LMK05028 您好 TI 团队
让我向您询问 LOL GPIO 的初始设置。
我们使用 GPIO5作为 LOL (Los of Lock)信号来控制(复位)外部器件(FPGA)。
到目前为止、我们已按如下方式设置 GPIO5设置。
#我们仅使用 DPLL2 (请勿使用 DPLL1)
R16 (地址=10h)=00h：无掩码
R17 (地址=11h)=00h：无掩码
R18 (地址=12h)=00h：无掩码
R25 (地址=19h)=00h：禁用中断
R48 (地址=30h)=70h：GPIO5=DPLL2失锁
R184 (地址= B8h)=F4h：GPIO5极性=低电平有效
但是、我们在上述设置中遇到了以下问题。
问题：
DPLL2频率锁定后、GPIO5变为高电平
(此时尚未完成锁相)。
它会引起外部器件初始化的问题。
因此、我们要修改 GPIO5设置、以便在 DPLL2的频率锁定和相位锁定完成后置为有效。
以下是 GPIO5的修改设置。
R16 (地址=10h)=37h：APLL2：无掩码，其它：掩码
R17 (地址=11h)=FFh：所有掩码
R18 (地址=12h)=3Fh：DPLL2锁相、Freq-Lock：无掩码、其他：掩码
R25 (地址=19h)=03h：中断使能/中断逻辑与
R48 (地址=30h)=0Ah：GPIO5 =中断
R184 (地址= B8h)=F0h：GPIO5极性=高电平有效
在我们的评估中、它的工作方式符合我们的预期。
如果您有任何疑虑、请告知我们。
此致
敏崎康多
