[参考译文] LMK04828：PLL1未锁定

尊敬的 Vignesh：

• 您能否以 ppm/V 或 kHz/V 为单位共享 PLL1环路滤波器和 VCXO 增益？ 环路可能不稳定、因为 VCXO 和相位检测器频率已与 EVM 默认值进行了修改
• TCXO 的25MHz 输入幅值是多少？ 信号发生器的信号？ 在 MOS 模式下、输入振幅是否不足以达到干净的高/低阈值？
• 您是否在 MOS 模式下对输入进行了交流耦合？ 这可能会改变信号与高/低阈值之间的距离。 MOS 模式支持3.3V LVCMOS 的直流耦合。
• 我看到您正在为 CLKIN_SEL_MODE 使用引脚选择模式-您确定 CLKIN_SEL0和 CLKIN_SEL1引脚的输入对于这两个系统都正确吗？

具体差异细分：

• 我不会关注 CLKin1 LOS 的状态、因为 LOS 未启用。 在两种情况下，如果不启用 LOS，此字段可能都不正确。
• DAC 值从511变为512或反之在预期范围内-这两个值都接近保持模式下电荷泵输出的中端电压。
• 由于您处于引脚选择模式、我怀疑您处于保持模式、因为引脚选择会强制您进入保持模式... 但上述其他问题可能有助于指出其他问题。

此致、

Derek Payne

 尊敬的先生：

请找到我们对您的问题的答复、

1)您能否以 ppm/V 或 kHz/V 为单位共享 PLL1环路滤波器和 VCXO 增益？ 环路可能不稳定、因为 VCXO 和相位检测器频率已与 EVM 默认值进行了修改

       回复：PLL1环路滤波器和 VCXO 配置与 EVM 默认值相同。
 
   2) TCXO 的25MHz 输入振幅是多少？ 信号发生器的信号？ 在 MOS 模式下、输入振幅是否不足以达到干净的高/低阈值？
  
     回复：

     a)用于内部时钟： 振幅为2.41V 的25MHz 输入

     b)用于外部时钟：将输入施加为25MHz、范围为-5dBm 至+5dBm

   3)您是否在 MOS 模式下对输入进行了交流耦合？ 这可能会改变信号与高/低阈值之间的距离。 MOS 模式支持3.3V LVCMOS 的直流耦合。

     回答：我们使用的 CLKIN 引脚由单端 LVCMOS/LVTTL 源驱动、它仅支持 MOS 模式3.3V LVCMOS
  
   4)我看到您正在为 CLKIN_SEL_MODE 使用引脚选择模式-您确定 CLKIN_SEL0和 CLKIN_SEL1引脚的输入对于这两个系统都是正确的吗？

      回复：对 CLKin0应用了内部时钟、CLKIN_SEL0和 CLKIN_SEL1的引脚选择模式锁存为00。在工作系统和不工作系统中、时钟相同。
             

注意：PLL 1在通过信号发生器第一次提供时钟时未被锁定。在载入 LMKPLL 配置文件后、一旦禁用并启用外部时钟、同一 PLL 1就被成功锁定。

Vignesh、

关于环路滤波器：当您声明100MHz VCXO 时、如何使用 EVM 默认值我很困惑- EVM 默认随附122.88MHz VCXO。 如果您使用具有100MHz 频率的 Crystek CVHD-950 VCXO、我可以理解这一说法。 但不同的 VCXO 可能具有不同的拉范围、或不同的分频器设置可能会导致不同的相位检测器频率、这可能会影响环路稳定性。 您是否更改了 VCXO？ 您是否更改了 PFD 频率？

时钟振幅看起来可以、只要它超过2V 并低于0.4V、就应该触发它。 如果是正弦波、则外部25MHz 时钟振幅可能会更高、至少+10dBm、以满足最小压摆率要求(0.15V/ns 意味着在25MHz 时需要大约9.7dBm 的振幅以实现必要的压摆率)-请参阅下图。

如果您切换 CLKIN_SEL 引脚以选择不同的输入、然后返回正确的输入、您是否看到锁定？ 这可能会导致时钟开关状态机出现问题。

如果您将 VCXO 相位与 TCXO 相位进行比较、您是否看到它们大致稳定？ 如果 VCXO 和 TCXO 之间的 ppm 偏移自然非常接近、但 VCXO 和 TCXO 以足够的相位偏移启动、以至于锁定检测未注册真正的相位锁定、则锁定检测可能无法成功。 您可以尝试使用三态 PLL1电荷泵在 VCXO 控制引脚上模拟瞬时干扰、 这将强制 VCXO 上的 ppm 误差相对于 TCXO ppm 误差发生变化-如果几次三态 PLL1电荷泵不会导致稳定的锁定、 或者、如果 TCXO 和 VCXO 相位在解锁条件下不稳定、则在工作时会出现不同的问题。

此致、

Derek Payne