[参考译文] LMX2594：用于使用10MHz 参考时钟生成122.88MHz 的 JESD204B 时钟解决方案

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Other Parts Discussed in Thread: LMX2594, LMK5C33216, LMK04832

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1061019/lmx2594-jesd204b-clock-solution-for-generating-122-88mhz-using-10mhz-ref-clock

器件型号：LMX2594
主题中讨论的其他器件： LMK5C33216、 LMK04832

各位专家：

我可以寻求帮助吗？我们的客户正在寻找能够以122.88MHz 的倍数和亚倍数生成器件时钟和 Sysref 时钟的 JESD204B 时钟合成器 IC。它们将需要14至16个 LVDS 时钟输出。并希望使用10MHz OCXO 10ppb 稳定时钟为其应用生成122.88MHz 和245.76MHz。请推荐 TI IC、它们可以使用这些 IC 来生成122.88MHz、245.76MHz 及其仅使用10MHz 参考时钟输入的低频亚倍频时钟。

我尝试从下面的链接中筛选一系列合成器、但不确定列表中的 LMX2594或其他器件是否符合 HIS 要求。
射频 PLL 和合成器|产品|时钟 IC |德州仪器 TI.com

如果列表中没有适合的内容、我是否可以询问您的建议、您是否知道最适合此内容的内容？非常感谢您的参与。

此致、
Gerald

4 年多前

0 admin 4 年多前

TI__Guru**** 2529560 points

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Gerald、您好、

高输出计数表明您应该使用 LMK04832或 LMK5C33216这样的器件。

LMK04832是一款双环路 PLL、其中 PLL1用作抖动清除器、而频率转换级使用 VCXO、而 PLL2用作倍频器。 LMK04832的典型用例包括将 PLL1配置为10MHz 基准和122.88MHz VCXO、然后将 PLL2配置为122.88MHz VCXO 作为基准、以及2457.6MHz 或2949.12MHz 的集成 VCO、并分频至所需频率。 LMK04832具有一个符合 JESD204B 标准的内置 SYSREF 分频器、可从每个时钟输出进行访问、该分频器可以以 VCO 频率的半步长增量进行数字延迟。

LMK5C33216使用类似的架构、但可以利用2457.6MHz 的高 Q BAW 谐振器为 PLL2实现更好的性能。 DPLL 可以使用不相关频率的 XO、即使是稳定性较低的 XO、而不使用 VCXO、将分数 PLL 环路锁定到 BAW 谐振器上；并使用 DPLL 根据一些高精度基准源、通过略微移动 N 分频器小数来跟踪任何 PPM 或 PPB 误差、从而校正分数 PLL 中的误差。因此、在这种情况下、10MHz OCXO 可用作 DPLL 基准、而另一个具有宽松特性的高频 XO 或 TCXO 可用作 APLL 的 XO 基准。虽然 BAW PLL 可用于器件的所有16个时钟输出、但只能从其中的一些时钟输出中使用 SYSREF、并且同步过程更加复杂。 LMK5C33216还具有基于 VCO 频率的数字延迟调节功能。

不建议从10MHz 直接合成122.88MHz/245.76MHz、因为对于此类配置、相位检测器频率必然非常低(80kHz)。一个可能的例外是使用具有外部 VCXO 和极低环路带宽的 PLL。 LMK04832可配置为仅运行 PLL1环路、而245.76MHz VCXO 可与分配给 SYSREF 分频器和时钟输出分频器的245.76MHz 配合使用。这降低了功耗并增加了第二个 PLL 产生的噪声、但代价是时钟分配频率降低、数字延迟不够灵活。在任何情况下、针对这个确切问题的大多数专用解决方案都涉及在 PLL 环路的某个位置使用一个额外的振荡器来管理频率转换。

此致、

Derek Payne

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] LMX2594：用于使用10MHz 参考时钟生成122.88MHz 的 JESD204B 时钟解决方案