请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：LMK04828 大家好、
我在电路板中使用 LMK04828B。
根据数据表、OSCin 引脚的运行要求0.4Vpp 至3.1Vpp。
但是、在 OSCin 时钟的哪个输入电压下、PLL 可以在输出端提供最佳的相位噪声性能？
同样、也适用于 CLKIN 引脚。
提前感谢、
Vigneshwar Raj
大家好、
我在电路板中使用 LMK04828B。
根据数据表、OSCin 引脚的运行要求0.4Vpp 至3.1Vpp。
但是、在 OSCin 时钟的哪个输入电压下、PLL 可以在输出端提供最佳的相位噪声性能？
同样、也适用于 CLKIN 引脚。
提前感谢、
Vigneshwar Raj
您好 Vigneshwar、
从理论上讲、从技术上讲、最佳时钟将是具有尽可能高的压摆率的最小摆幅。 小摆幅可防止任何风险的 EMI/杂散耦合、高转换率可实现"非常确定性"的过零。
另一个关键的细节是输入频率。 更高的输入频率将使您获得最佳的 PLL 性能、因为它将：
下面是假设基准无影响、设计在12kHz 至20MHz 范围内实现最小抖动的图示。 随着 PLL 噪声因 PDF 更小而增加、进而导致 N 更高而增加、环路带宽的缩小使得 VCO 在其噪声贡献< PLL 噪声贡献的位置占主导地位。
实际上、大于= 100MHz 的时钟正弦波非常好。 请注意、我记得、EVM 在122.88MHz OSCin 线路上使用滤波器来尝试击穿高阶谐波、以帮助降低串扰风险。 因此、大于100MHz 的高摆幅正弦波可能是最佳选择。
73、
Timothy
