[参考译文] LMK04832：Clkin0作为 SYNC 输入。

您好、Ajeet、

感谢您的回复、

在我们的设计中、SYNC 将是  来自外部源的单端信号、我是否知道如何将该单端信号作为差分信号连接到 LMK04832？

我是否可以请求您就下面提到的几个问题提供反馈？

我们在设计中使用 LMK04832和 LMX2820来生成 ADC 和 DAC 采样时钟。 我们的时钟架构如下所示。

LMK 输入：

LMK04832默认具有外部源提供的100MHz 时钟输入1、OSCin 提供的100MHz VCXO 输入以及 Clockin0的同步信号输入。 (为 Clockin2和 SYNC/SYSREF_REQ 引脚提供可选的参考时钟和 SYNC)。

LMK 输出：

DCLKOUT0：270MHz (第一个 LMX2820的输入)

SDCLKOUT1：同步至第一个 LMX2820

DCLKOUT4： 270MHz (第二个 LMX2820的输入)

SDCLKOUT5： 同步到第二个 LMX2820

SDCLKOUT3： 6.75MHz AMS_SYSREF

DCLKOUT6：  270MHz DAC_REFCLK

SDCLKOUT7： 6.75Mhz DDR_PLY_CAP

DCLKOUT8：54MHz PL_CLK

SDCLKOUT9：6.75MHz PL_SYSREF

DCLKOUT12： 270MHz ADC_REFCLK

 AMS_SYSREF、PL_CLK、PL_SYSREF 需要同步并相互对齐。

答：我们在双环路模式下使用 LMK04832、为了生成所需的输出、PLL2的 VCO1在3240MHz 频率下使用。 由于数据表指定了 VC01的最大频率为3255MHz、因此 VC01是否存在性能问题、因为我们在 VC01的上沿使用它？

PFA Ticspro 文件 FYR。

请验证 Ticspro 配置以了解我们的要求并提供建议。

b.由于 SYNC 是单端 信号、我知道如何将该单端信号作为差分信号连接到 LMK04832时钟输入0。 您能使用我们的原理图进行验证吗？

c.关于 LMK04828数据表中的时钟输出终端(由于 LMK04832和 LMK042828是引脚对引脚兼容的、因此我们为输出终端选择了 LMK04828)、在接收器处没有内部终端的时钟输出信号应按进行端接  

我们的 DDR_PLY_CAP、PL_CLOCK、PL_SYSREF 没有内部终端、通常在将电容器耦合到负载引脚后需要100 Ω 外部终端、但 LMK04828数据表建议在将电容器耦合到 LMK 之前使用100E 终端。 接下来要关注哪个？ 在我们的设计中、我们提供了可选的100E 耦合电容器、即 DNI。 您能否确认是否可以删除？ (请参阅随附原理图的 pg5)。

d. PFA 原理图并验证 LMK、LMX 设计的时钟输入、输出及其终端、环路滤波器值和电源部分设计、为 LMK 和 LMX 供电并提供反馈。

e2e.ti.com/.../MS_5F00_TI_5F00_SCH_5F00_Review.pdf

e2e.ti.com/.../WBRFU_5F00_LMX_5F00_270MHz_5F00_5400MHz.tcs

e2e.ti.com/.../WBRFU_5F00_LMK_5F00_270MHz_5F00_6M75Hz.tcs

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提前感谢、

Kiran

Noel、您好！

抱歉、LMX TCS 文件错误、PFA 是正确的 LMX TCS 文件。

e2e.ti.com/.../7080.WBRFU_5F00_LMX_5F00_270MHz_5F00_5400MHz.tcs

[引用 userid="90437" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1049230/lmk04832-clkin0-as-sync-input/3888900 #3888900"]您有一个27MHz 域系统、我建议将 VCXO 更改为108MHz 或135MHz、以便您可以最大限度地提高 PLL2 FPD。 使用100MHz VCXO 时、您可以使用的最高 FPD 仅为20MHz、PLL2的输出相位噪声将不会非常出色。[/QUERP]

关于 VCXO 频率、 根据 Mistral 的设计 、VCXO 为100MHz、 这将降低  PLL1 N / R 比率 R =1、 但 PLL2  N / R 比率不会降低、从而使 R = 1。 但是、如果 VCXO 为108MHz 或135MHz、则 PLL2 N/R 比将减小、使 R = 1、而不是 PLL1。  

 是否始终要求 PLL1和 PLL2的 N / R 比、以便 R 减少至1或使用 SYNC 信号足以实现时钟输出的同步？

[引用 userid="90437" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1049230/lmk04832-clkin0-as-sync-input/3888900 #3888900"]我建议使用来自 LMK PLL1的 OSCout 作为 LMX 器件的参考时钟、因为来自 PLL2的噪声将传递到 LMX 输出。 如果 由于 CLKin2而导致 OSCout 不可用、则使用时钟缓冲器扇出 VCXO 信号。[/quot]

LMx 输出用于生成采样时钟、 并需要与 LMK 输出 AMS_SYSREF、PL_CLK、PL_SYSREF 和相位对齐进行同步。

我们还需要使用外部同步信号进行多时钟同步。 我们能否根据您的建议实现所需的同步？

关于 VCXO 选择、LMK04832 EVM 中使用的 VCXO 是 LVPECL 输出、但我们在设计中使用的是 LVCMOS。 输出类型变化是否会导致性能问题？

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提前感谢、

Kiran

Noel、您好！

[引用 userid="90437" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1049230/lmk04832-clkin0-as-sync-input/3888900 #3888900"]您有一个27MHz 域系统、我建议将 VCXO 更改为108MHz 或135MHz、以便您可以最大限度地提高 PLL2 FPD。 使用100MHz VCXO 时、您可以使用的最高 FPD 仅为20MHz、PLL2的输出相位噪声将不会非常出色。[/QUERP]

我不是很容易找到108MHz 或135MHz 的出色 VCXO、它具有低相位噪声和相位抖动。 您对此 VCXO 频率是否有任何推荐器件型号？  您的建议将对我们有帮助。

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提前感谢

Kiran

你(们)好、Ajeet

我联系了几家供应商、他们还没有回复我的问题。 我介绍过的少数器件没有低相位抖动、例如 ZCU208 EVM 的 LMK04832和 CLK104板中使用的器件(LMK04832和 CLK104板中使用的器件的典型相位抖动在80毫微微秒内、而90MHz、108MHz、 135MHz 的范围为0.2ps 至1ps)。  

最好使用120MHz VCXO、将 PLL VCO 的 N 预分频器作为3、R 分频器作为9、这样我的 PLL2 FPD 将为120MHz。  

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提前感谢

Kiran