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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1020783/lmk04828-clkin1-input-leaking-on-clkin0
CLKIN0具有 UFL 连接器、因此外部时钟可被馈送到 LMK04828。 40MHz 差分时钟连接在 CLKIN1p/n (引脚34、35)上。
我观察到 CLKIN1的40MHz 时钟在 CLKIN0上泄漏、而 CLKIN0处没有输入信号。 观察 CLKIN0上的时钟的原因可能是什么？
是否需要任何 LMK04828设置来避免这种情况？
您好、Nikhil、
CLKin0和 CLKin1共用一个电源、并且内部 LDO PSRR 开始急剧下降、超过10MHz。 此外、由于 CLKIN 引脚为高阻抗、因此当只有一组被主动驱动时、这些引脚之间存在某种程度的高频耦合-理论上、由于引脚上存在50Ω Ω 终端、这应该会显著衰减、 但是、到每个差分桥臂的不均匀电容耦合仍然可以切换输入。 因此、有多条路径可将频率更高的时钟信号耦合到暂时未使用的输入中。
手动选择 CLKin1是确保选择 CLKin1的可靠方法、但如果需要、需要进行一些编程或通过引脚控制进行外部干预以切换到 CLKin0。 但是、如果需要自动选择、则可能需要使用其他一些方法来确保 CLKin0不会切换。 CMOS 信号 MOS 模式输入中的直流耦合理论上是噪声抑制的最佳情况、 但是、即使在没有信号由 UFL 连接器驱动的情况下、也需要一个 CMOS 信号(或者至少具有 CMOS 信号电平的某些信号)-也许这意味着需要一个额外的 CMOS 缓冲器来设置无输入电平。 双极模式在器 件级别切换交流耦合、因此无论直流或交流耦合如何、它仍然容易受到噪声耦合的影响；在任何情况下、都不建议在 LMK04828上采用直流耦合双极模式。
此致、
Derek Payne
