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[参考译文] LMH1983：Vsync 锁定时间

admin
Guru**** 2524460 points
Other Parts Discussed in Thread: LMH1983

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1018904/lmh1983-lock-time-to-vsync

器件型号：LMH1983

您好、支持团队、

完成上电-> Vsync 和 Hsync 的时钟输入-> I2C 协商后
输出时钟(148.35MHz NT、148.5MHz PAL)跟随输入信号需要多长时间？
使输出时钟锁定到 Vsync 需要多长时间？

如果您有最小/典型/最大值规格、请告诉我。
如果您没有任何规格、请分享实际测量值。

输出时钟：CLKOUT2
寄存器配置：下面

e2e.ti.com/.../LMH1983-register.xlsx
此致、
Takahashi Hirokazu

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    TI__Guru**** 2524460 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好、Takahashi-San、

    我们的数据表中没有该数据。 这个输入到输出时间将主要取决于 PLL1的锁定时间。  

    EVM 中的环路滤波器具有3Hz 的环路带宽。 因此、PLL1的锁定时间大约为1.3s (如果不发生循环滑动)。 您可以假设总输入到输出时间大约为2秒。

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    TI__Guru**** 2524460 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好，冯三

    感谢您的支持。

    "输入到输出时间"是否意味着 PLL1可以 将 CLK1 OUT 与 V SYNC 或 H SYNC 同步时的时间范围？  

    客户主要使用 PLL2和3的148MHz 时钟输出。

     "输入到输出时间"是否包括 PLL2和3的锁定时间？  还是可以忽略 PLL2和3的锁定时间？

    由于 LMH1983对 VCXO 和环路滤波器使用外部组件、我想锁定时间会有很大的偏差、具体取决于它们。

    我的理解是正确的？

    您是否有用于计算 PLL1锁定时间的公式？

    此致、

    Takahashi Hirokazu

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    TI__Guru**** 2524460 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好、Takahashi-San、

    正确、输入- 2输出时间意味着器件同步输入信号并生成有效输出时钟所需的时间。 PLL1锁定时间在毫秒到秒的范围内、而 PLL2/3的锁定时间在 µs μ s 的范围内。 因此、总体锁定时间由 PLL1决定。  

    PLL 的锁定时间大约等于4 /环路带宽。 例如、如果环路带宽为1kHz、则锁定时间约为4ms。 但是、如果环路带宽比 FPD 小得多、则可能会发生周期打滑。 那么、在本例中、锁定时间将会更长。 以下是有关循环打滑的其他信息。  https://www.ti.com/lit/pdf/snap002。