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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1029444/lmk1c1102-output-enable-time-clock-cycles
关于输出使能时间(技术规格如下所示)：
即使 OE 引脚在加电时始终通过上拉电阻器拉至 VCC，此“消耗”时钟周期吗？
谢谢！
您好、Cassidy、
每次触发 t1G_on/off 时都会发生。 如果 OE 始终拉高、则 t1G_ON 的5个周期在上电时仅发生一次。
此致、
Jennifer
在 输入开始切换之前、如果将 ENABLE 拉至高电平/通电、您所做的陈述是否适用？
我们不能丢失时钟周期、因为它用于通信协议时钟。
在以下情况下、我们是否会丢失任何时钟周期：
OE 取决于 CLKIN。 如果没有 CLKIN、则在有 CLKIN 信号之前不会发生 t1G_ON。
1.不
2.不
3.是的。 当 CLKIN 开始切换时、将发生 t1G_ON。 之后、输出将输出一个信号。
