This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1025143/cdcvf2505-whether-the-supply-voltage-vdd-to-device-be-leak-electricity-the-input-voltage-clkin
您好 TI：团队
当没有时钟输入 信号且 VDD 引脚为3.3V 时、此器件输入/输出具有正钳位二极管，Ω，CLKIN 引脚电压是否受 VDD 引脚？的影响
尊敬的 Peng：
当 VDD = 3.3V 时 、CLKIN 将遵循您发布的表1特性。 如果检测到 CLKIN 为低电平、则输出为低电平；如果检测到<1MHz、则输出为高阻抗。 CLKIN 信号将取决于检测到的输入、而不是 VDD。
此致、
Jennifer
您好、Prodigy：
我看到、如果 检测到<1MHz、 VDD 不会 通过正钳位二极管或 MOS 向 CLKIN 信号泄漏电流？
谢谢！
没错。
