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[参考译文] CDCM7005-SP:STATUS_VCXO 和 PLL_LOCK 异常

Guru**** 1791630 points
Other Parts Discussed in Thread: CDCM7005-SP
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1038843/cdcm7005-sp-status_vcxo-and-pll_lock-abnormal

器件型号:CDCM7005-SP

大家好、

VCO 指示器:

输出频率:384MHZ

输出功率:1.5 ~ 4.5dBm

调谐电压0.5 ~ 2.5V

电压控制灵敏度:3-6MHZ / V

PLL 设置:

输出时钟:384MHZ、96MHZ、24MHZ

参考时钟:100MHz

  ℃:六个电路板中两个电路板的 CDCM7005-SP 的 STATUS_VCXO 引脚指示低至-10 μ V 的异常、锁定指示也异常。 然而、测试芯片的384MHZ、96MHZ 和24MHz 输出时钟没有问题、这证明 PLL 锁定正常、只有状态指示异常。 室温下没有问题。

环路带宽更改为100k、问题仍然存在。  

问题可能出在哪?

此致、

罗美

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Amy、

    您知道吗、它们的设置中使用了什么相位检测器频率/反馈频率? 数据表建议反馈频率应大于2MHz、以获得正确的 STATUS_VCXO 信号。 否则、频率检测电路会将 STATUS_VCXO 信号和 PLL_LOCK 信号复位为低电平。

    如果他们仍然看到问题、 建议共享使用过的配置文件以查看问题。

    此致、
    Ajeet Pal