[参考译文] 10kHz 规则40kHz、80kHz 和120kHz 时钟同步

您好、Steve、

您请求的频率范围没有太多选项。

1. LMK04832可在 CLKIN 输入端直接接受10kHz 的频率。 使用 CLKin0上的10kHz 和通过 CLKin1 (Fin 路径)反馈的30.72MHz VCXO、您可以锁定 PLL1并在输出上生成40kHz、80kHz 和120kHz、数字延迟可在0.5/30.72MHz =~16.28ns 的步长内调节。 此选项具有最低抖动、但可以通过使用具有更高抖动的低成本器件(例如使用反馈多路复用器的 LMK04208)来实现相同的架构(尽管采用了未公开的设置)。 在任一种情况下、模拟环路滤波器都需要相当大的尺寸以适应10kHz 相位检测器频率。 这可能是最简单的选择、因为它只需要一个器件。
2. 如果需要 DPLL 功能、有一个器件(LMK5C33216)可以直接从 APLL3生成所有请求的输出频率、包括相移。 此器件非常昂贵、并且包含许多 其他频域、这些频域不是满足您的要求所必需的。 此外、LMK5C33216上只有两个输出能够驱动 LVCMOS。 虽然您没有说明任何输出 格式要求、但考虑 到频率范围、这似乎是一个值得注意的限制。 我假设  在120kHz 时、直流 LVDS 信号输出上的比较器可能就足够了、但它具有更多的组件和更高的成本。
3. 可以向 LMK05318的输出添加一个缓冲器。 我们有一个器件 LMK01801、它是一个缓冲器/分频器、可满足频率规划要求、并且具有两个可通过数字或模拟方式延迟的输出。 LMK05318将在 PLL2中生成6144MHz。 从此处开始、满足2 x 40kHz 的相移要求有点棘手、但这并非不可能： 可以 将6144/(4 * 200)= 7.68MHz 驱动到 LMK01801的 CLKin1中、其中7.68/(8*8) = 120kHz (CLKout8-11上)和7.68/(8*24)= 40kHz (CLKout12/13上)、数字延迟高达0.5/7.68MHz = 大约65ns 数字延迟步长。 同时、扩展分频器可用于对2.56MHz 或更低频率进行分频、从而驱动 LMK01801的 CLKin0以生成另一个40kHz 和80kHz 信号。  但是值得注意的是、40kHz 或80kHz 中的一个不可能使用该方案生成 LVCMOS、因为 LMK01801上的 CLKout0-3没有 LVCMOS； 相反、您可以生成两个80kHz 时钟并添加一个低成本分立式 D 触发器分频器级、以获得完全 LVCMOS、可能会出现几纳秒的相位误差。
   1. 如果几纳秒的相位误差仍然是一个问题、但需要 LVCMOS、那么这种相同的方案也适用于连接到 每个所需输出的类似触发器。  为了更加简单 、一个带有 LVCMOS 正输出连接到数据的四路触发器和一个240kHz 时钟的 LVCMOS 负极的四路触发器可被级联以产生120kHz 输出；一个80kHz 输出可被连接并与剩余的触发器级联以产生一个40kHz 时钟。 40kHz 相移时钟不需要这种重定时、因为它可以使用数字和模拟延迟进行调整。 这样的方案将额外的分频级移至外部触发器也具有允许使用 LMK5B12204的优点、 与 LMK05318相比、该器件缺少低频分频器、但节省了几美元-因为 现在、每个频率都可以由两个5.12MHz 时钟构成、即6144/1200、并通过后分频6和时钟分频200实现。 当然、该方案的缺点是、您需要三个器件来生成四个时钟。

此致、

Derek Payne

您好、Steve、

鉴于新的频率范围也包括10kHz、因此获取所需的每个频率变得非常困难。  我认为 LMK04208无法满足您的需求。  下面提供了说明和其他指导。

根据初始指导、LMK04832或 LMK04208似乎可用于生成所需的频率。  数据表中的参数可能会尝试在使用集成 VCO 的双环路模式下提供最小输出频率；即使是这样、我也希望 LMK04832根据 VCO 范围更接近0.24kHz ... 无论如何、这并不是输出结构的实际限制。 LMK04832或 LMK04208上的输出、尤其是 在 LVCMOS 模式下、可以根据需要降低频率。  

但是、现在的限制是、48MHz 和10kHz 来自同一器件、这意味着需要至少4800分频。 在 LMK04208上没有创建4800分频的机制、这将允许在同一器件上生成48MHz 和10kHz 频率。  

LMK04832具有一个13位 SYSREF 分频器(8192)、因此如果 VCXO 频率更改为48MHz、该方案仍适用于 LMK04832。 SYSREF 分频器可以像常规分频器一样以连续模式运行、并且还具有一个缓冲器、将 SYSREF 频率复制到反馈多路复用器、以用作 PLL1反馈。 其余的10位分频器(1024)足以生成1MHz、120kHz 和80kHz、并针对48MHz 使用额外的1分频。

我还附加了 TICS Pro 配置、以展示如何在 LMK04832中实现这一操作。

e2e.ti.com/.../LMK04832-config.tcs

LMK04832解决方案可能会随着时间的推移而出现一些额外的频率计划变化、但对于某些较低频率的分频、例如40kHz、可能需要在输出端添加一个或多个 D 触发器以略微扩展分频比。 此外、编程序列会有一个简短的附录、以确保分频器全部同步。  如果 CPU 中断时钟需要持续运行、 同步序列的时序可能会受到影响； 在实践中、我不希望同步序列正确会带来一定的挑战、尤其是在启动时允许初始化时钟的情况下、任何内容都取决于它们的输出。

另一个注意事项：48MHz 不是 VCXO 值的常见值、因此分销商不太可能携带它立即订购。 您可能需要与 VCXO 供应商联系以获取样片以进行快速测试。 我想有一些来自 SiTime 的可编程 VCXO、它们可以立即订购并单独编程。 无论如何、 VCXO 的采购策略可能是该解决方案最困难的方面。

LMK5C33216仍然能够 实现您的频率计划、但同样、该器件的功能非常超出您的需求、如果时钟无法以不同的格式提供、则需要对 LVCMOS 进行一些转换。 然而、LMK5C33216基本上可以生成您需要的任何低频时钟、而不管它们是如何变化的。 在 TICS Pro 中测试输出配置工具时、我发现使该工具为我提供所需的配置有点困难。 我最终得到了一个有效的配置、但 该工具似乎存在一些错误、使器件配置变得不必要的挑战。 如果您确实想测试此器 件、只需做好准备；该工具处于这样的状态、一旦频率规划已知、您可能需要 TI 的一些帮助来生成配置。 我已注意到该工具的问题、我们正在进行修复、但部署更新版本可能需要几周时间。 您仍然应该能够对配置(包括任何 TI 生成的配置)进行编程、而只是在受影响的工具中自行创建配置。

使用 LMK05318和 LMK01801时、LMK05318可生成48MHz 和10kHz；PLL1可生成25MHz 输出、该输出可在 LMK01801的一半上分频为1MHz；LMK01801的另一半可将4.8MHz 分频为120kHz 和80kHz。 除了48MHz 之外、所有这些信号都可以是 LVCMOS、但48MHz 可能可以接受为不同的格式。 以上所述、根据您对 频率潜在变化的评论、随着频率规划的发展、如果分压器分压比停止有利、则很难使该解决方案发挥作用。 如果需要在该解决方案的输出端添加触发器、我认为它会失去很多好处； 唯一的剩余优势是使用 DPLL 锁定基准、但除非您需要保持或 DCO 等更复杂的功能、否则我不确定这确实是一个优势。

基于 LMK05318的配置最复杂的方面是控制所有输出时钟的精确相位对齐。 它们将被锁频、但是鉴于它们在不同器件间的分布以及 LMK05318或 LMK01801的3/4组上缺少数字延迟、确保它们是锁相可能是一个挑战。

总之：从易用 性和快速开发的角度来看、假设您可以获得48MHz VCXO、我怀疑在上述配置中使用 LMK04832可能会更简单。 实际上、在 LMK5C33216EVM 上进行测试的速度可能最快、因为不需要更改器件；但是、我不会将其称为最简单的选项。

希望这可以清除问题、并为您做出决策提供一些基础。

此致、

Derek Payne