大家好、
我使用的是通过 JESD204B 与 FPGA 连接的 ADC12DJ3200 ADC。
为了生成连续的 sysref、需要写入的寄存器序列是什么？
我将从 DCLK2生成156.25MHz、从 SDClk3生成19.53625MHz、同样的也将从 DClk12和 SDClk13生成。 Dclk 和 SDClk 都采用 LVDS 标准、具有交流耦合电容器。
ADC 和 FPGA 之间的 JESD 链路随机发生故障。 有时 Sync 引脚始终处于低电平、有时 Sync 引脚会切换。
您能帮助确定原因吗？
此外、请提供以下情况的设置、
我希望在配置 LMK04828时生成 Dclk、并在配置 ADC 和 JESD 接收内核后生成 Sysref。
此致、
Naveen.a
您好 Naveen、
[引用用户="Naveen Kumar A">0x13900、0x14391、0x14400、0x144FF、0x14310、 0x13903、0x1FFD00、0x1FFE00、0x1FFF53[/引述]
这似乎是防止 DCLK/SYSREF 在 SYSREF 频率上关闭的好方法，因为你已经设置了0x144FF --对所有分频器禁用同步。
我注意到您已设置 SDCLKoutY_DDLY =旁路。 我不建议这样做。 这主要是用于直接将 CLKin0路由到 SDCLKoutY 的情况。 至少设置为2个周期。 (0x10c22)用于 SDCLKout3。
[引用用户="Naveen Kumar a"]请建议使用值编写的寄存器序列。
嗯。 您已显示的寄存器就好像它们应该执行该任务一样。 当您说 DCLK 和 SYSREF 正在打开和关闭时... 您能否分享这方面的示波器图？
[引用用户="Naveen Kumar A"]
您是否对 ADC12DJ3200的直流耦合 SYSREF 感兴趣？
是的。
[/报价]
因此、直流耦合的要求是将时钟信号的 VCM 降低到接收器可接受的水平。 LCPECL 输出模式旨在提供相对较高的摆幅和相对较低的 VCM。 它在1.1V 的电压下对于 ADC12DJ3200而言不够低。 不过、它允许您随后使用已拆分为 Rs + Rb 的发射极电阻创建分压器。 LCPECL 可在1.1V VCM 至0.5V VCM 之间分压、同时仍保持所需的差动摆幅电平。
73、
Timothy
