我们正在开发基于 Zynq RFSoC 的板、用于64通道 ADC 采样。 同样、我们使用4个 RFSoC 板、每个板都带有 LMK04828 CLK 合成器。
所有 LMKs 的 CLKIN 均来自单个振荡器源。
由于我们需要以尽可能低的相位延迟对所有 ADC 通道进行采样、因此您能否让我们知道如何同步多个 LMK04828
您好、Timothy、
一个简单的问题。 如果 LMK 保证输入和输出时钟之间的相位延迟非常小[在 ZDM 双环路中]
因此、我们为什么不能在每个电路板上使用单独的4个 LMK、并为它们提供[带功率分频器]的单源 OCXO 时钟、并且每个 LMK 的所有时钟输出都与输入同相。
您好、Timothy、
如果我的上述方案将为我提供与输入参考时钟同相的所有 LMK 输出、那么为什么我们需要主 LMK 和从 LMK 概念
建议的那样
我不想使用 CLKin0引脚。
关于上述建议的要点，请提供简要的方框图吗？
您好、Shekhar、
主器件 LMK 和从器件 LMK 不是必需的。 您可以 通过 为4个 LMK 板提供单源 OCXO 时钟来继续。
当 Timothy 讨论 SYSREF 对齐时、他说您必须将 SDCLKoutx 反馈为基准。 SYSREF 将反馈回 FB 多路复用器、如下图中红色框所示。
由于您不想使用 CLKin0、因此讨论的第二种方法 Timothy 将不适合您。
此致、
起亚拉赫巴
您好、Shekhar、
具有 SYSREF 分频器反馈的 ZDM 双 PLL 环路是同步的可能配置。
如果 遵循《多个 LMK0482x 器件同步》应用手册中描述的步骤、DCLKout 和 SDCLKout 可以同相。
请注意、有三种同步方法可用于同步多个 LMK04828器件。 这些方法及其优缺点如下所示：
有关这些同步方法的详细说明，请访问 ：https://www.ti.com/lit/an/snaa294/snaa294.pdf
此致、
起亚拉赫巴
您好起亚，
我很清楚、如果我们为所有 LMKs 提供单源参考时钟、每个 LMKs 的 DCLK 将同相。 但每个 LMK 的 SDCLK 是否会同相？ 因为 SDCLK 是 sysref 分频器和的输出
根据 Derek Payne "、每个卡的加电或寄存器编程可能会有差异、您不知道 LMK04828 R 分频器阶段将是什么。 LMK04828 也无法重置 R 分频器相位、因此即使您将 SYSREF 置于反馈环路中并尝试同步所有 SYSREF 分频器、您仍然无法确保实现正确的最终相位"
在这里、我希望我的所有"Analog SYSREF"都同相、所有"PL SYSREF"都同相
这是否起作用？
您好、Shekhar、
使用单个参考时钟时、如果使用低输入频率、则每个 LMK 的 SDCLK 将处于同相状态(请参阅下面突出显示的文本)。
此致、
起亚拉赫巴
