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器件型号：LMK04828 我尝试使用 ADLY 作为执行器来闭合相环。
我基本上跳过所有 PLL1和 PLL2、并扇出到多个通道。 clkin1为1GHz。
在测量相位响应时、我观察到当 DCLKout10_ADLY 从15->16变化时会出现相位跳转。
我没有找到有关此行为的任何描述。 芯片应该这么做吗？
谢谢
我尝试使用 ADLY 作为执行器来闭合相环。
我基本上跳过所有 PLL1和 PLL2、并扇出到多个通道。 clkin1为1GHz。
在测量相位响应时、我观察到当 DCLKout10_ADLY 从15->16变化时会出现相位跳转。
我没有找到有关此行为的任何描述。 芯片应该这么做吗？
谢谢
黄钢、您好！
将 DCLKout10_ADLY 从15更改为16时、可能会出现相位跳转。
下图是一个小的 ADLY (几百 ps 的延迟)。 如您所见、ADLY 信号位于 CLK 的下降沿之前。
下图是一个大的 ADLY (延迟超过1000ps)。 如您所见、ADLY 信号位于 CLK 的下降沿之后。
由于模拟延迟使 ADLY 信号移过 CLK 信号的边沿、因此当测量边沿前后的相位响应时、将会发生跳转。
此致、
起亚拉赫巴
