[参考译文] LMK04906：数据表/仿真工具中的 OSCout/CLKout 相位噪声测量的是单端还是差分？

您好、Timothy、

为了澄清这一点、我们在应用中不使用平衡-非平衡变压器。 我们将差分 LVPECL 分为两个(180°移位)单端 LVPECL 信号、这些信号路由到其他两个 IC (LMX2492、ADF41513)、与数据表中的图33类似。

我最初的意思是、数据表中图38给出的本底噪声表征是通过使用差分 LVPECL (LMK04906和信号分析器之间带有不平衡变压器)还是根据图34使用单端信号来实现的。 当然、通过将输出用作单端输出、输出信号现在还包含共模噪声、当差分使用 LVPECL 输出时、通常会抑制共模噪声。 我的问题是、这种共模噪声是否会导致本底噪声增加。

上面 ME 给出的相位噪声数在电路内测量、但是时钟输出和调优电压当前与 LMK04906断开连接。 因此、从理论上讲、VCXO 的输出应该非常纯净、这已经需要一段时间来调试其电源、但这是另一个问题。

有趣的是、您提到了分压器和 V_OSCin 输入范围。 您是否看过我的另一个主题？ e2e.ti.com/.../3602583

我们目前仅使用直流块、而没有 LMK04906BEVM 中所示的分压器、但我们仍在质疑这是不是正确的方法、因为正如您所说的、这种方法不符合电气特性表中给出的最大输入电压。 您认为这可能是个问题吗？ 此外、直流块电容器的值是否重要？ 我们对125MHz LVCMOS 信号使用10nF、但我不确定这是否会将 LMK04906输入级的本底噪声增加到低于由 LMK04906输入阻抗形成的直流块的截止频率。

这可能是我们要尝试的下一项操作。

感谢您的回复和致以最诚挚的问候

Simon

您好、Simon、

[报价用户="Simon Kueppers "]您是否看到过我的另一个主题？我没有看到另一个主题。  我只是瞥了一眼它。  CLKIN 输入确实具有 可与直接 CMOS 输入一起使用的 MOS 输入模式。  OSCin 不是、因此不是100%正确。  是的、使用 LMK04816输入终端。

[引用 USER="Simon Kueppers ]]我最初的意思是、数据表中图38给出的本底噪声表征是通过使用差分 LVPECL (LMK04906 和信号分析器之间具有平衡-非平衡变压器)还是根据图34使用单端信号来实现的。 [/报价]

我不确定此测量中使用的方法。

但是、输入的所述本底噪声(-169dBc/Hz)小于示例中给出的本底噪声(-165dBc/Hz)、并且您测量的噪声(-150dBc/Hz)大约比图像中所示的本底噪声大10dB。  我不会期望 SE 与 Diff 中的差异会在本底噪声测量中产生如此大的差异。

[引用 user="Simon Kueppers "]这样、我们就不符合电气特性表中给出的最大输入电压。 您认为这可能是个问题吗？
我认为这可能是一个问题。

[引用 USER="Simon Kueppers ]*此外、直流块电容器的值是否重要？ 我们对125MHz LVCMOS 信号使用10nF、但我不确定这是否会将 LMK04906 输入级的本底噪声增加到低于由 LMK04906 输入阻抗形成的直流块的截止频率。[/引述]
我认为这个电容器值不是一个问题。

让我知道降低输入电压后会发生什么情况。

73、
Timothy

您好、Simon、

您是否仍需要此问题的支持？ 如果我们没有听到您的声音、我会将其标记为"已解决"。

此致、

尊敬的 Derek：

感谢您的提问。 由于最近欧洲天气恶劣，我尚未能够进一步解决上述问题。

将在本周结束时返回测量值。

此致

现在、我已经测量了电路内的基准 VCXO、并且已经进行了大量调试来改善其电路内相位噪声。

我能够非常接近的 VCXO 规格

1kHz：-137dBc/Hz
10kHz：-158dBc/Hz
100kHz：-167dBc/Hz
1MHz：- 169dBc/Hz

但是、在大约400kHz 的左侧(并在附近移动)、直流/直流转换器仍然存在单个峰值、我们希望在下一个硬件版本中可以消除该峰值(以及高于3MHz 的杂散)。

VCXO 通过分压器电路(100R/51R)和 LMK04816 EVM 的100nF 直流阻断电容器再次连接到 LMK04906。 然后、我测量了 OSCout LVPECL 输出、如图所示。 34 (在 LMK04906数据表中)。 VCXO 的 Vtune 打开(100nF 旁路至接地)、未连接到 LMK04906、因此完全开环。 结果是：

显然、峰值仍然存在(从那时起已移至130kHz 左右)、并且可以看到一些较低频率的杂散、但这可能来自测量设置(必须确认)。

在该测量中、我们可以实现大约154dBc/Hz 的 OSCout 本底噪声、与数据表和时钟设计工具建议的值相比、我认为仍然缺少几分贝。 我对 VCXO 相位噪声使用了非常保守的值(大约-165dBc/Hz 本底噪声)、以了解它如何影响 OSCout 输出。 但是、即使采用此设置、我仍然应该能够根据仿真获得大约-158dBc/Hz 的本底噪声。

我想知道本底噪声增加的原因是什么。 我想、连接到 FPGA (引脚接地)的 UWIRE 线路可能是问题所在、但我认为 FPGA 接地噪声应该是相当小的、不是很平坦的。

我想、从差分 LVPECL 到单端 LVPECL (在此处测量)时、本底噪声增加的差异远接近-3dB 的 SNR 损失、 因此、我询问上面是否以差分方式记录了仿真曲线和数据表曲线(例如使用某种外部平衡-非平衡变压器)。 编辑：在短时间内、我能够获得适合125 MHz 的180°混合动力、并尝试了这一理论。 您似乎是对的、差分和单端之间的差异几乎看不到。

电源与 EVM 进行了紧密设计、但我们使用由滤波直流/直流转换器模块供电的 LP5912 LDO 为 LMK04906芯片供电。

100R/51R 分压器将3.3V LVCMOS 电压信号摆幅下拉至1.1Vpp。 这是否不足以达到足够高的 OSCin 噪声水平？ 编辑：我尝试将分压器换用为51R 系列100R 分流器、并且本底噪声始终下降约1.0至1.5dB。 我用一个短接(LMK04906 EVM 样式)替代了分压器、并且本底噪声水平得到了恢复。 我开始怀疑 VCXO 的输入压摆率可能不够。

有什么想法我们可以开始四处走动看看什么会产生什么影响？

编辑：我进一步使用 OSCin 电路、通过使用以下电路、我现在可以达到157dBc/Hz

VCXO -> 10nF 系列-> 33R 系列/100R 分流器-> 10nF 系列-> OSCIN*，其它 OSCIN 通过10nF 接地。

不幸的是，仍然缺少2 dB，但我现在将保留这种方法，尽管我们可以真正使用2 dB :-)

我将-160dBc/Hz 和大约3dBm (50欧姆)转换为大约100nV/sqrtHz。 我不确定 OSCin 缓冲器的电源抑制比、但这很容易处于节点 Vcc7处的电源噪声范围内。 我注意到 LMK04816使用1000R (！) 铁氧体磁珠连接到 VccPLLPlane、可过滤高于100kHz (恰好在峰值几 dB 后、即使在测量的频谱中也可见)的噪声。 因此、在我看来、R-C 可能会对 Vcc7引脚进行滤波、以获得更好的噪声响应。