[参考译文] CDCE72010：主时钟和辅助时钟

您好、Naveen、

CDCE72010并非真正设计为接受单端正弦波输入、而是通过尝试使用正弦波输入对最小频率、信号幅值和偏置电压施加了显著的限制。 但是、如果可以满足这些限制条件、则应可实现数据表额定特性。 由于 PRI_REF 和 SEC_REF 的共享寄存器设置以及 HCMOS 对 SEC_REF 时钟的限制、因此在可用频率范围、信号振幅和终端复杂性之间进行了权衡。 如果您想了解这些限制是如何衍生的、请继续阅读。

理论上、如果正弦波压摆率在最小 VOH 和最大 VOL 下大于1V/ns (根据 LVCMOS 输入的数据表、VOH = 0.7VCC、VOL = 0.3VCC)、则可以在主基准上驱动正弦波、同时将主基准配置为 LVCMOS。 通常、LVCMOS 信号是从低电平到高电平的急剧边沿转换、反之亦然、因此整个波形的压摆率(以及在极限交叉处)可被视为近似恒定。 但对于正弦波、压摆率取决于测量的振幅、这将不可避免地对最小振幅和频率施加限制。

由于0.7VCC 和0.3VCC 相对于 VCC/2和过零对称、因此它们将具有相同的压摆率幅度。 2πft、2πfAcos 2πft、ASIN (Δ Σ)+ VCC/2表征的正弦波的压摆率由衍生产品 Δ Σ(Δ Σ)给出。 我们可以通过以 VCC 和正弦波振幅表示电压来计算正弦波达到0.7VCC 或0.3VCC 的时间。 0.7VCC = ASIN (2πft)+ VCC/2、因此 t = arcsin (VCC /(5A))/(2πf)。 最后、我们可以将该 t 值代入微分表达式、以确定所需的振幅作为 VCC 和频率的函数：

压摆率= 2πf * a* cos (2πf * arcsin (VCC/(5A))/(2πf))

重新排列我们知道的值：

1V/ns = 2π μ s * Fin * Vpk * cos (arcsin (VCC/(5Vpk)))

在给定3.3V 电源并假设正弦波以某种方式偏置为 VCC/2的情况下、可使用的最小正弦波计算如下：

fin = 1V/ns /(2π* 1.65V * cos (arcsin (0.4)))=~10525MHz

频率较高的正弦波将具有较高的压摆率、并且可以毫无问题地使用。 如果失调电压发生变化、则需要在两个限值中的较远值实现较高的压摆率、还需要较低的 Vpk 以避免触发 ESD 二极管。

请注意、LVCMOS 输入模式很可能仍在小于1V/ns 的压摆率下工作、并且逻辑从低电平转换为高电平的功能阈值可能比数据表中的最小 VOH 和最大 VOL 规格更宽松。 但是、如果不遵守数据表规格、可能会导致器件性能超出额定范围。

如果您确实尝试在 LVCMOS 模式下将正弦波与主基准一起使用、则端接可能会很棘手：仍然在主 N 引脚上将1kΩ Ω 电阻施加到 GND、但理想情况下、主 P 引脚应将正弦波源阻抗(通常为50Ω Ω)与 VCC/2匹配。 初级 P VCC/2应具有足够低的阻抗、以视为交流接地。

作为一种可能更简单的替代方案、您可以使用初级和次级作为差分交流耦合信号、并使用0.1µF Ω 将两者的 N 端子连接到 GND。 如果是交流耦合、内部端接应足以偏置两个信号。 正弦波压摆率简化为1V/ns /(2π*Vpk)。 从数据表中可以看出、在差分模式下、Vinp - Vinn < 1.3V、因此我们将采用1.3V 作为 Vpk、并且我们发现最低兼容频率为122.4MHz (由于最大差分幅值减小、因此高于 MOS 模式下的频率)； 折衷是更方便的端接、因为无需外部偏置)。 同时、3.3V HCMOS 需要将振幅减小一小部分以保持与最大信号摆幅要求的一致性、这可以通过电阻分压器实现、而不会对 HCMOS 转换率产生太大的影响(2.5V 或1.8V HCMOS、交流耦合、应该在没有额外电路的情况下工作)。

此致、