[参考译文] LMK04616：数据表参数混乱

您好 Derek

感谢大家的支持、现在更清楚了。

对于 ZDM 反馈通道、在我们建议 GUI 中使用 CH7/8之前、我的一位客户已在实际系统中使用此设置、因此这是拼写错误、还是在我们首次获得数据表后发生器件更改？

2.如果 ZDM 反馈通道无法同步、那么如果 Fref = Clkfeedback、那么在将同步应用到其他 clkout 后、所有输出都将同步？

对于缓冲模式、如果  部件间偏移高达700ps、并且 PVT 的传播延迟约为2.25ns 至3.25ns、对吧？ 那么、这是数据表中提到的-40deg 到105deg 的值吗？

非常感谢

沈俊

Derek

谢谢、很明显偏斜和延迟、但 ZDM 模式仍然存在一些困惑。

1、可能只有反馈路径具有零延迟特性？ 或者、所有输出都可以在同步之后具有零延迟功能？

2.如果无法同步反馈路径、我们会注意 所有其他输出通道分频器如何与反馈通道同步。 接收到同步控制后很可能会复位除反馈通道之外的所有分频器、并等待与 反馈通道同步的点？

3.如果反馈路径无法同步、但其他通道应用了同步、如何确保时钟之间存在一些固定相位偏移？

在数据表中、图32显示了一个同步示例、latency1/2、t skew 的参数如何？  以及为什么 DIV by2与 div by1下降沿对齐？

5、用例是输入为50MHz、输出为300MHz、是否有人建议在 PLL2零延迟模式下进行设置？ 我们需要所有输出上升沿与基准时钟对齐。

谢谢

沈俊

6月、

1. 虽然只有一个输出可以显式用作 ZDM 中 PLL 的反馈、但您可以肯定地同步其他输出以与 ZDM 输出保持一致。
2. 为了使其他输出精确对齐、您需要一个同步源、该同步源与基准输入或 ZDM 反馈输出具有一些精确的时序对齐。 例如、只要您可以根据输入对同步事件进行计时、分频器就应始终如一地复位并按数字延迟进行定序、以实现精确计时。 由于分频器共享一个源、因此所有分频器始终可以在通道间偏斜的限制范围内共享一个边沿。
3. 我想我在2中对此进行了阐述、但如果不清楚：将同步事件与输入时钟对齐、并在其他时钟上使用数字延迟将反馈时钟边沿与其他时钟输出对齐。
4. 延迟是通过分频器传播的同步事件与每个通道上的数字延迟的组合、这些数字延迟会使输出静音、直到延迟到期。 最小延迟(即同步事件传播)特征不明确、但对于具有相同编程的器件、在 VCO 后分频器周期方面应相等。 因此、最容易选择与输入时钟相关的可重现同步时序、然后手动测试数字延迟值并测量 ZDM 输出和其他时钟的相位、直到实现对齐。 在单个系统的实验中执行此延迟调优后、可以在所有其他系统上复制编程和同步时序。
5. 先前的讨论侧重于调整所有产出。 如果您还必须将输入边沿与输出对齐、则由于输入和输出电路之间存在一些传播延迟差异(即使相位是恒定的)、零延迟输出可能无法与输入精确对齐。 模拟和数字延迟以零延迟模式引入环路内部、因此对传播延迟差异没有影响。 在这种情况下、尽管 ZDM 输出可能与输入不完全对齐、但仍可以通过相同的过程使其他输出与输入对齐。

此致、

Derek Payne

Derek

感谢您的详细帮助、还有一个困惑。

1. 如果 分频器 首先同步、然后将反馈更改为 ZDM、  则所有输出分频器是否仍会在更改 反馈路径后同步？

2.如果第1点用于对齐 Clkoutx 和 Oscin、与 上面提到的在 ZDM 后对 REST Clkout 应用 SYNC 相比、哪一个更好？

谢谢

沈俊

Jason、

1. 输出分频器将会同步、但如果 N 分频器大于1 、则 N 分频器将不会同步。 无法在特定时间触发 N 分频器同步。 如果 N/R 值(N 分频器除以 R 分频器)是一个整数、则不应存在任何问题、因为基准时钟边沿将始终与 时钟输出边沿对齐。 但是、如果 N/R 不是整数、则无法保证输出时钟的边沿与开关之后的参考时钟的边沿对齐(因为无法在精确的时间复位 N 分频器)。  
2. 在运行期间更改反馈源有点风险。 PLL 使用 PFD 的反馈分频器输入作为状态机时钟、 在不遵循适当的复位程序的情况下更改时钟可能会导致数字状态机进入需要复位的未知状态。 我强烈建议改用 ZDM 后的 SYNC 作为其他 CLKOUT。

此致、

Derek Payne

Derek

非常感谢、我们几乎完成了设计、最终解决方案存在一些困惑。

同步时序、当将 SYNC 设置为高电平时、输出时钟分频器将被复位、当 SYNC 为低电平时、输出时钟分频器将开始计数。 同步是由预分频时钟采样的、对吧？ 那么、同步是否有一些设置和保持计时要求？ 在我们将 SYNC 设置为低电平后、分频器将立即启动、或者存在一些固定延迟(编程的固定延迟除外)？

2.如果我们不使用 ZDM 模式、我们的器件是否能够使 Clkout 仅与 OSCin 同步？

谢谢

沈俊

6月、

1. 我们 尚未评估 SYNC 引脚的设置/保持时间。 实际上、我发现设置时间小于100ps。 保持时间未知、但我建议使用至少一个预分频器时钟周期宽的同步脉冲。 单个预分频器边沿足以锁存同步信号。
2. 应该可以将 OSCin 与 CLKout 开环对齐(不使用 ZDM)、但是由于部件间差异和温度变化、不能保证相同的设置将始终生成相同的对齐。  需要进行一定数量的校准来修整器件间的差异、并且必须 在整个温度范围内调整输出延迟(可能通过使用模拟延迟)。

此致、

Derek Payne

Derek

感谢您的快速支持、而对于第2点、我们知道您已经分享了 PVT 结果、因此会有一些部件间差异。 以及反馈的 ZDM 模式如何？ 在此模式下、zdm 反馈是否会使零件间差异小于开环模式？

谢谢

沈俊

您好！

通常、仅缓冲器配置的变化最小。

73、
Timothy

Timothy

感谢您的确认、上次我们提到了有关如何在 ZDM 模式下同步所有输出的一点。

首先将器件置于正常反馈模式、并同步所有输出分频器。

2.然后使用 CH6反馈将器件切换到 ZDM 模式、两个 R/N 均为1。

然后重新执行器件启动以启动 PLL。

我们认为这将使所有输出分频器同步，因为 VCO 继续运行，分频器继续计数 ，并且 PLL 在 重新启动设备后也将正常工作？

这一点非常重要、因为如果此模式工作、将具有更大的时序裕度、因为延迟不包括同步时序延迟。

如果上述模式无法支持、客户需要更改时钟树解决方案。

谢谢

沈俊