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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/995126/lmk04832-single-pulse-output
您好！
我正在配置2个 LMK04832评估板 (ZDM 中的主器件、 ZDM 中的从器件以及时钟恢复型 clkin0) 、如以下主题中所述
https://e2e.ti.com/support/clock-and-timing/f/clock-timing-forum/969294/lmk04828-forwarding-clkin0-to-sdclkouty?tisearch=e2e-sitesearch&keymatch=LMK04828%20reclock#
我是否可以知道、如果使用相同的主从配置、 我能否从主从 LMK 向所有从 LMKs 发送脉冲 、以便所有从 LMKs 都输出同步脉冲？
谢谢。
你好，KGY，
LMK04832仍可实现这一点、但由于对 LMK04832 SYSREF/CLKin0电路进行了更改、因此它有一些细微差别。 原始 POST 中概述的同步过程以及 ZDM 的限制可确保从 PLL 的 SYSREF 分频 器都处于同一相位。 但是、LMK04832没有 CLKin0旁路路径、CLKin0无法触发脉冲发生器。 为了利用对齐的 SYSREF 分频器、您可以设置从器 件以重新计时 SYSREF、以便主脉冲由从器件 SYSREF 分频器同时在所有器件上重新计时。 这也意味着从器件上的脉冲宽度将是其长度的两倍、因为重定时器只能在 SYSREF 分频器输出的上升沿重定时。 从理论上讲、这不会影响需要 JESD204B SYSREF 的系统、因为 与器件时钟相关的 SYSREF 边沿时序至关重要、但在 LMK04832上使用 CLKin0 SYSREF 时最好注意此限制。 如果这种行为是不需要的、您可以将主/从 SYSREF 分频器频率增加到12.5MHz、这样从器件 重定时会将每个从器件输出端的 SYSREF 频率降低到原始6.25MHz 脉冲； 由于在这两种情况下12.5MHz 仍然是主器件和从器件的 GCD、因此所有相同的同步过程和保证仍然保持不变。
您还可以使用 SYNC 引脚来触发脉冲发生 器、如原始帖子中所建议的那样。 但是、这会给在所有器 件上以相同的6.25MHz (160ns)时钟周期触发脉冲带来额外的挑战(设置时间为~5ns)、我想任何这样的方法都需要更多的信号、并需要将复杂的信号从主器件路由到从器件。
此致、
Derek Payne
尊敬的 Derek：
我已经为时钟恢复 SYSREF [SYSREF_MUX =重新计时]设置了从器件 LMK。
如何使 主脉冲由从器件 SYSREF 分频器重新计时？
KGY、
当通过切换 SYNC 引脚或 通过 SPI 生成脉冲发生器请求来触发主器件时、每个从器 件在 CLKin0上看到 SYSREF 脉冲、并将该脉冲重计时到其自己的同相 SYSREF 分频器。 从器件的 SYSREF 模式输出应以1/2 的频率重复脉冲。
如果您看不到这一点、 您的 SYSREF 相位可能会落后于 您的从器件参考时钟相位。 应设置主器件的延迟、以便主器件 SYSREF 脉冲边沿发生在从器件参考时钟边沿之前、以确保由从器件 SYSREF 分频器(该分频器应与从器件参考时钟边沿共用一个边沿)对其重新定时。
我将一个 LMK (作为主器件)的输出连接到两个 LMK (作为从器件)。 我将122.88MHz 输入主 LMK 的 clkin1。 我首先写入两个从器件 LMK 的寄存器、然后是主器件 LMK 的寄存器。 然后在主器件 LMK 上、我设置 SYN_DISCx ="1"。 我注意到、不同从器件 LMKs 的 DCLK 之间的相位关系在每次上电时都不是固定的。 我是否设置错误？ 我已经连接了主器件和从器件的寄存器文件。
2.为了将脉冲发送到从器件 LMK、在写入主器件 LMK 和从器件 LMKs 的寄存器后、我设置 SYSREF_MUX =脉冲发生器。 然后、我从主器件发送单个脉冲。 我无法在从器件 LMKs 的输出端看到脉冲。 我是否错误地配置了 LMKs？
e2e.ti.com/.../master.txte2e.ti.com/.../slave.txt
一些意见：
根据主文件、当您将 SYSREF_MUX 切换到脉冲发生器模式并写入 SYSREF_PULSE_CNT 寄存器时、似乎应该从 CLKout3和 CLKout9中获取 SYSREF。
