[参考译文] LMK04828：LMK04828的技术问题

您好、Zhonghui、

客户测量的频率是多少？

您是否有来自客户的 TICS Pro 配置文件(.TCS)或十六进制寄存器文件、说明他们如何配置系统？

客户是否已确认其尝试测量的输出上存在 LVPECL 终端？

此致、

Derek Payne

你(们)好，佩恩

频率为122.88MHz、

您好、Li Li47、

您是否正在使用默认配置文件？ 如果没有、您可以上传您正在使用的 TICS Pro 配置文件吗？ 您可以将 TICS Pro 保存的.TCS 文件拖放到 E2E 帖子窗口中。

这在 EVM 上吗？ 您测量的是哪种输出？

我需要更多信息、否则很难确定发生了什么。

此致、

Derek Payne

你(们)好，佩恩  

频率为122.88MHz、寄存器文件如下所示。

@000

06000031 // SPI时钟分频50
079800ff // SPI写操作，SPI数据位数24bit，设备选择
08000090 //复位
08000090 //
08000090 //
080000 //正常工作
08000200 //不powerdown
080100ff // clk0分频比24输出频率122.88M
08010155 // clk0延迟周期高和低的周期都是5
08010300 //模拟延迟为500ps +0ps
08010420 //设定clk0的SDCLK为sysref时钟输出，clk1输出频率3.072M ZU9 jesd204B clk
08010500 // SDClk模拟延迟关闭，模拟延迟为0
080106F0 //数字时延，无故障半步功能，和时钟输出PD关闭，sysref正常操作，打开输出
08010715 //时钟输出电平DCLK 输出 LVPECL 1600mV，sDCLK 输出 LVDS
08010801 // clk2的分频比为1输出频率2949.12M
08010955 // clk2延迟周期高和低的周期都是5
08010B02 //模拟延迟为500ps +0ps
08010C20 // SDclk1为sysref输出，延迟周期为0 clk3输出频率3.072M
08010D10 // SDCLK1sysref模拟延迟打开，模拟延迟为0
08010EF9 //关闭输出数字时延，无故障半步功能，和时钟输出PD关闭，sysref正常操作
08010F15 //时钟输出电平LVPECL 1600mV，SDC输出电平Lvds
08011018 // clk4分频比24输出频率122.88M ADRV9009 jesd204B 时钟
08011155 // clk4延迟周期高和低的周期都是5
08011300//模拟延迟为500ps +0ps
08011420 // SDclk5为sysref输出，延迟周期为0 clk5输出频率为3.072M
08011500 // SDclk5模拟延迟关闭，模拟延迟为0
080116F0 //数字时延，无故障半步功能，和时钟输出PD关闭，sysref正常操作，打开输出
08011715 //时钟输出电平LVPECL1600mv，SDC输出LVDS
08011818 // clk6分频比24输出频率122.88M
08011955 //
08011B00 //
08011C20 //设定clk6的SDCLK为设备时钟输出，输出时钟频率为245.76M
08011D00 //
08011EF0 // clk 正常输出，SDC 正常输出，
08011F15 //时钟输出电平LVDS，sDC输出LVDS
08012018 // clk8分频比24输出频率122.88M
08012155 //
08012300 //
08012420 // sysref输出 clk9输出频率为3.072M
08012500 //
080126F9 //关闭输出
08012755 //时钟输出电平LVPECL 1600mV，SDC输出LVPECL 1600mV
08012818 // clk10分频比24输出频率122.88M
08012955 //
08012B00 //
08012C00 // clk输出 clk11输出频率122.88M
08012D00 //
08012EF9 //关闭输出
08012F55 //时钟输出电平LVPECL 1600mV，SDC输出LVPECL 1600mV
08013018 // clk12分频比24输出频率122.88M ZU9 jesd204B clk
08013155 //
08013300 //
08013420 // sysref输出 输出频率为3.072M
08013500 //
080136F0 //打开输出
08013715 //时钟输出电平LVPECL 1600mV，SDC输出LVDS
08013831 // OSCout的功能，时钟路径VCO1，oscout模式feedbackmux，oscout电平LVDS
08013903 // sysref输出，源头，sysref源：sysref_mux，sysref_mux源：sysref pluse
08013A00 // sysref分频比960 sysclk输出频率为3.072M
08013B18 // sysref分频比960
08013C00 // sysref数字延迟0
08013D00 // sysref数字延迟0
08013E03 // sysref是 pluse模式下的脉冲计数器值，计数值8
08013F05 // PLL2 N 分频器：PLL 预分频器，PLL1 N 延迟：oscin，Fbmux：sysref 分频器，Fbmux 使能
08014000 //全都不power 向下，
08014100 //不允许输出出现动态数字时延
08014200 //设置动态数字延迟的调整补偿，不调整
0801431e // sync操作，同步模式02，PLL1和PLL2锁定指示拉高的时候sync，sync管脚拉高的时候sync，
080144FF // sysref不被sync掉
0801457F //固定值
08014619 // clkin1和clkin0使能进入automode，clk0输入类型单端，clk1差分
0801471A // PLL1固定输入为clkin1，clkin1的buffer 放在PLL1后面，clkin0的buffer也在PLL1后边
08014813 // CLKIN_Δ I clkin0 selected sel0功能：，类型输出
08014953 // SDIO功能，开漏输出，clkin1_sel1功能：clkin1selectd，输出管脚
08014A02 //复位功能，高电平复位，内置下拉电阻
08014B76 // holdover功能，timeout时间2.1M，LOS功能打开，监测PLL1电荷泵电压，强制holdover关闭，手动dac模式自动进入，
08014C00 //手动DAC的值为0x200
08014D00 // holderover模式下的不能低于的最高的值0
08014EBF // dacmulti16384，DAC TRIP HIGH 3.3
08014F7F // DAC_clk_counter 127
08015049 //时钟切换功能相关，默认
08015102 //从holdover切换回正常模式PLL1需要的有效时钟数量，默认
08015200 //从holdover切换回正常模式PLL1需要的有效时钟数量，默认
08015300 // clkin0的分频器，125
0801547D // clkin0的分频器，125
08015501 // clkin1的分频器，400
08015690 // clkin1的分频器，400
08015700 // clkin2的分频器，，默认值150 μ s
08015896 // clkin2的分频器，，默认值150 μ s
08015906 // PLL1 N分频器值，1600
08015A40 // PLL1 N分频器值，1600
08015BDF // PLL1的鉴相器，数字鉴相器的窗口值，43ns，锁相环CP端增益1550uA，
08015C20 // PLL1 DLD的鉴相器 窗口值8192，默认
08015D00 // PLL1 DLD的鉴相器 窗口值8192，默认
08015E00 // PLL1 N和R的延迟，默认
08015F0B // PLL1 LD管脚功能：PLL1 DLD，输出模式，
08016000 // PLL2 R分频器值2
08016102 // PLL2 R分频器值2
08016244 // PLL2功能，PLL2 N分频器值2，osc频率值范围127 -255M，osc放大关闭，双倍的频率也关闭，
08016300 // PLL2_M Ncal值，12默认 Ω
08016400 // PLL2_R ü Ncal值，12.
0801650C // PLL2_R θ Ncal值，12.
080171AA //固定值
08017202 //固定值
08017C15 //选器件
08017D33 //选器件
08016600 // PLL2n分频器值，VCO输出频率2949.12M 24 μ s
08016700 // PLL2n分频器值，24
08016818 // PLL2n分频器值，24
08016959 // PLL2鉴相器功能，3.7ns，cp增益3200uA，
08016A20 // PLL2 DLD计数器值，8192
08016B00 // PLL2 DLD计数器值，8192
08016C00 // PLL2内置环路滤波器参数，R3，200欧姆，R4，200欧姆
08016D00 // PLL2内置环路滤波器参数，C3，10pF，C4，10pF
08016E13 // PLL2_R θ LD功能：PLL1dld，输出
08017300 // PLL2正常操作，
081FFD00 //
081FFE00 //
081FFF53 //
09000001 //同步 LMK04828
00000000 //
09000000 //取消sync LMK04828
00000000 // SPI读操作，SPI数据位数24bit，设备选择
075800ff //
08800000 //
08800200 //
08810000 //
08810100 //
08810300 //
08810400 //
08810500 //
08810600 //
08810700 //
08810800 //
08810900 //
08810B00 //
08810C00 //
08810D00 //
08810E00 //
08810F00 //
08811000 //
08811100 //
08811300/
08811400 //
08811500 //
08811600 //
08811700/
08811800 //
08811900 //
08811B00 //
08811C00 //
08811D00 //
08811E00 //
08811F00 //
08812000/
08812100 //
08812300 //
08812400 //
08812500 //
08812600 //
08812700 //
08812800 //
08812900 //
08812B00 //
08812C00 //
08812D00 //
08812E00 //
08812F00 //
08813000 //
08813100 //
08813300 //
08813400 //
08813500 //
08813600 //
08813700 //
08813800 //
08813900 //
08813A00 //
08813B00 //
08813C00 //
08813D00 //
08813E00 //
08813F00 //
08814000 //
08814100 //
08814200 //
08814300 //
08814400 //
08814500 //
08814600 //
08814700 //
08814800 //
08814900 //
08814A00 //
08814B00 //
08814C00 //
08814D00 //
08814E00 //
08814F00 //
08815000 //
08815100 //
08815200 //
08815300 //
08815400 //
08815500 //
08815600 //
08815700 //
08815800 //
08815900 //
08815A00 //
08815B00 //
08815C00 //
08815D00 //
08815E00 //
08815F00 //
08816000 //
08816100 //
08816200 //
08816300 //
08816400 //
08816500 //
08816600 //
08816700 //
08816800 //
08816900 //
08816A00 //
08816B00 //
08816C00 //
08816D00 //
08816E00 //
08817300 //
08817C00 //
08817D00 //
089FFD00 //
089FFE00 //
089FFF00 //
08817400 //
08818200 //
08818300 //
08818400 //
08818500 //
08818800 //
08800300 //
08800400 //
08800500 //
08800600 //
08800c00 //
08800d00 //
08817100 //
08817200 //
00000000 //
079800ff SPI写操作，SPI数据位数24bit，设备选择 μ m
0801447F 阻止时钟输出被sync信号或者sysref信号输出的时候给同步了 μ s
0801447C//阻止时钟输出被sync信号或者sysref信号输出的时候给同步了，除了clk0和clk2 μ s
08014331 sync极性反转，使能sync功能，sync模式，事件从sync管脚进行同步 μ s
080144F9 //防止SYSREF信号被SYNC信号给同步了，clk也是，除了clk0和clk2，（Z7和V7的DAC的时钟）
080144FB //防止SYSREF信号被SYNC信号给同步了，clk也是，除了clk2（V7的DAC时钟）
080144FF 防止SYSREF信号被SYNC信号给同步了，clk也是，μ s
080106F0// dac开sysref μ s
00000000 //
080106F1// dac关sysref μ s
00000000 //
SPI写操作，SPI数据位数24bit，设备选择9800FF //μ s
08013900 sysref的源是SYNC信号 μ s
08014311 // sync使能，sync模式，从sync管脚同步，
08014000 // sysref正常操作
08014407//允许sysref被sync同步，允许V7的ADC时钟和DAC时钟和DAC时钟被sync同步 μ s
08014311 // sync使能，sync模式，从sync管脚同步，
08014331 sync极性反转，使能sync功能，sync模式，事件从sync管脚进行同步 μ s
08014311 // sync使能，sync模式，从sync管脚同步，
080144FF 防止SYSREF信号被SYNC信号给同步了，clk也是，μ s
08013903 sysref的源是连续的SYSref信号/μ s
00000000 //
08010F55 //ADCCLK
08010EF0开sysref μ s
00000000 //
08010F55 //
08010EF1//关sysref μ s
08010801 adc时钟分频 μ s
00000000 //

我没有 EVM、我设计了 lmk04828的电路，输出为 DCLK0、DCLK12，dclk4和 dclk6。

谢谢你们的热情招待

HI II II、

我们仍不确定 您的设计中 DCLK0、DCLK12，Dclk4和 Dclk6端口的 LVPECL 端接。 如果您遵循 LMK04828EVM 设计、其中仅 DCLK0和 DCLK2端接240欧姆电阻以实现 LVPECL 输出格式。 请确认您是否还提供了相同的240欧姆终端、以了解 DCLK12，Dclk4和 Dclk6？ 如果您可以共享 LMK04828部分原理图以便更好地理解、那会有帮助吗？

[引用 userid="328704" URL"~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1004671/lmk04828-technical-problems-of-lmk04828/3713171 #3713171"]080100ff // clk0分频比24输出频率122.88M [/quot]

对于 clk0输出处的122.88MHz、0x100寄存器值应为0x18 (分频器- 24)、但您的显示 FF、这是不正确的设置、可能会提供一些突然的输出。  

您是否在所有端口  DCLK0、DCLK12，Dclk4和 Dclk6上获得了 LVPECL 振幅问题？ 相同的频率、相同的振幅？

此致、

Ajeet Pal

你(们)好

0x100寄存器的值为0x18、以前的 FFI 值是我在寄存器中写入的错误值。 我已将值更正为0x18。 我使用的所有 Dclk 通道都有振幅问题。 我在原理图和电路板中使用了白蚁电阻器。我已将白蚁电阻器的值从90欧姆更改为240欧姆、但这与振幅问题无关。

e2e.ti.com/.../lmk04828.pdf

你(们)好

下图是我测试过的波形，只是用来分析您的情况。

此致

谢谢

李丽、

校正分频器值后、寄存器设置没有任何问题。

接收器部分的原理图是什么？ 负载是2x 50Ω Ω 单端还是100Ω Ω 差分？ 直流耦合还是交流耦合？

此致、

Derek Payne

你(们)好，佩恩

122.88Mhz 的接收器是 FPGA 和 ADRV9009的 REFCLK，在我的原理图中、没有2X50ohm 单端负载或100ohm 差分，负载、但当我测试电路板时、我在交流耦合电容器上焊接了一个100ohm 差分、但它与振幅问题无关。 与 Dclk 通道进行交流耦合。 接收器的原理图如下所示。

祝你一切顺利。

你(们)好，佩恩  

当我测试电路板时、我还将交流耦合电容器从0.1uF 更改为0.01uF、但也没关系。

李丽、

我不确定发生了什么。 寄存器设置看起来正确、通道未同步、分频值甚至不需要进行占空比校正、发射极偏置看起来正确、否则、原理图或寄存器似乎没有任何问题。 我还剩两个关于可能发生的事情的想法：

首先、我从您之前的图中看到、探针处的阻抗为1MΩ Ω DC：

分流电容与探头电阻并联是否可能导致输出振幅降低？ 尝试使用交流信号直接驱动大容性负载肯定会降低振幅。 是否有某种方法仅测量交流耦合50Ω 的输出？

我的另一个想法是：您可以在多个电路板上重复此问题吗？ LVPECL20上的90Ω Ω 发射器电阻器偏置可能会损坏输出缓冲器。 我认为这种情况不太可能发生、因为 LMK04832具有内部电流限制、可防止输出短路或过载时造成损坏... 或者、输出可能仍然过载、您正在观察到来自否则短路输出的小馈通信号。

此致、

Derek Payne