[参考译文] LMK04828-EP：LMK04828 PLL1未锁定

您好、Gary、

首先、您是否检查了10MHz 波形对于 LMK04828具有足够的压摆率？ 通常、这适用于使用10MHz 正弦波时；3.3V 单端正弦波的压摆率仅为2π x F * Vpk =约0.1V/ns、而建议用于 LMK04828输入的最小压摆率为0.15V/ns。 可能需要削波正弦波或 CMOS 方波以在10MHz 下实现良好的性能。

第二、您是否修改了 LMK04828EVM 电路板设计中的环路滤波器？ 如果是、请提供这些值。

第三、我看到为输出选择的格式是 LVDS。 您是否已修改 LMK04828EVM 上的终端以支持 LVDS？ 请注意、对于交流耦合 LVDS、每个 LVDS 输出的 P 和 N 端子之间需要一个560Ω Ω 分流电阻器、以在启动时实现适当的偏置。

我已经在我们的实验中测试了您的配置、我可以看到10MHz 和100MHz 的预期频率。 PLL1和 PLL2锁定在我的板上。 我确实看到、当10MHz 输入上的信号功率较低(<12dBm)时、PLL1不会锁定。

此致、

Derek、

感谢您的快速响应。  我正在使用基于 LMK04828评估板的定制硬件。  环路滤波器组件值与评估板匹配。  应用于 CLKIN0的10MHz 时钟来自 Abraacon TCXO。  请参见随附的图像。  将对压摆率进行双倍检查。

100MHz 时钟被外部应用。  信号是1.8V LVCMOS 方波。  我必须仔细检查压摆率、以确保满足器件规格。  由于输入是交流耦合的、我认为最小电压为0.25VPP。  我是否看到了错误的参数？

经过进一步研究、我可以通过降低输入时钟频率、PLL 1 R 分频器和 N 分频器来提高相位检测器频率、从而使 PLL1有时锁定。  之前的0.08MHz FPD 是否过低？

我将仔细检查 LVDS 输出端接。

此致、Gary

Derek、

我们使用的定制硬件主要基于 LMK04828EVM 和 ADS54J60EVM 板。  有(2)个 ADS54J60。  LMK04828输出(DLK_OUT_0、SDCLK_OUT_1、DCLK_OUT_2和 SDCLK_OUT_3)连接到 ADC54J60 CLKIN 和 SYSREF 输入。  错误地将输出定义为 LVDS。  它们应该为 LVPECL 2000mV。  进入 FPGA 的时钟输出被定义为 LVDS。  注意到在 ADS54J60EVM 上、LVDS 输出没有560 Ω 分流电阻器。  我们在 FPGA 内部使用100欧姆端接。  定义的错误输出是否会影响 PLL 的运行？

需要确认 CLKIN 的特性。  如前所述、我们正在注入100MHz LVCMOS (1.8V)信号。  如果我查看我们配置的正确参数、最小值为0.25V、最大值为2.4V。  这是正确的参数吗？   

此设计包括一个连接到 CLKIN0的 Abraacon 10MHz TCXO。  似乎也无法将 LMK04828配置为使用该时钟锁定 PLL1。  选择了环路滤波器组件值以匹配 LMK04828EVM。  查看我之前错过的附加图像。   

在使用时钟分配模式和使用100MHz 时钟输入时、是否有关于稳定性的任何反馈？  我发现结果很有趣。

如有任何问题、请告诉我。  我期待您的答复。

谢谢、Gary

您好、Gary、

来自 CLKin1的1.8V LVCMOS 信号是交流耦合信号、因此您引用的信号摆幅是正确的(0.25-2.4Vpp)、并且您的输入满足要求。 我猜、由于是 LVCMOS、因此您具有良好的压摆率。

如果进入 FPGA 的 LVDS 是交流耦合的、则在交流耦合之前、LMK04828的 P/N 端子上应有560Ω Ω 的电阻。 否则、如果它只是直接连接到 FPGA 的 μ 100Ω 终端、则不需要 μ 560Ω。 本质上、在 LVDS/HSDS 模式下、启动时需要在 P/N 之间建立直流电流路径、如果没有交流耦合、这也可能是端接。

就影响运行而言、在某些情况下、它会阻止 LVDS/HSDS 正确启动、在大多数情况下、它会延迟启动。 我认为这不是你根据你的描述在这里遇到的问题，但最好涵盖所有基础。

根据供应商数据表中 TCXO 的说明、压摆率和信号摆幅应该足够了。 我认为两种情况下的输入源都不会导致问题。

对于 PLL1锁定问题、我注意到100MHz VCXO 数据表指定的最小输入电阻仅为10kΩ Ω。 VCXO 是否可能会加载电荷泵并导致环路变得不稳定？ 如果您增加 PLL1上的电荷泵增益(主要是 VCXO 驱动电流)、稳定性会提高吗？

对于分发模式、您是否有具有该配置的 TCS 文件？ 我可以考虑一些可能影响输出稳定性的因素、例如 SYNC_DISx 位(R324)的状态和 SYSREF 行为、但如果我有寄存器设置、可以帮助更快地缩小问题范围。

此致、

Derek、

感谢您的持续建议。  我尝试增加电荷泵增益。  在另一个具有低相位检测器频率的螺纹中看到、应增加电荷泵增益。  已尝试各种设置、但 PLL1仍保持解锁状态。

随附的是时钟分配模式的 TCS 文件。  需要注意的是、98MHz 输入时钟的输出稳定性看起来很好。  但是、输出上方的任何内容都非常不稳定。  非常奇怪的是、DI4.2输出(50MHz)是稳定的。   

任何煽动都是值得赞赏的。

此致、Garye2e.ti.com/.../LMK04828-clock-distribution-100MHz-CLKIN1.tcs

Gary、

根据数据表中表17和表20的注释、DCLKoutX_DIV=1对于仅分频器模式不是有效状态。 要从100MHz 输入获得100MHz 输出、应将 DCLKoutX_MUX 设置为旁路模式或分频器+DCC+HS 模式。 通常、DCC 电路需要更高的时钟分配频率才能正常工作、因此这可能是导致观察到的不稳定的部分原因。 我建议将多路复用器设置为旁路模式、以实现1的分频比。

另一个需要检查的问题是：如果您将用户控制页面中的 PLL1_WND_SIZE 更改为19ns 而不是43ns、那么 VCO=2400MHz 配置上的情况是否有所改善？

此致、

Derek、

我错过了数据表中有关仅使用分压器的说明。  只是尝试从器件中获得预期的结果。  最终、我们需要使用具有400MHz 器件时钟和3.125MHz sysref 输出的100MHz 输入时钟、用于板载(2) ADS54J60器件。

我可以尝试将 PLL1_WND_SIZE 减小到19ns、但这不会降低实现锁定的机会？  我认为 PLL1_WND_SIZE 应该最大化、而 PLL1_DND_CNT 应该最小化、以便根据传入时钟的质量实现锁定？

谢谢、Gary

Gary、

当 PLL1_WND_SIZE 接近输入时钟的周期时、这可能会导致窗口检测器出现问题。 窗口大小因器件和电压/温度而异、但我认为这不会产生影响、因为您远高于窗口检测器尺寸；这只是一个快速测试、可以消除这种可能性。

如果您在10MHz 输入时检查 VCXO 上的 VCTRL 电压、您会看到什么？ 标称值为1.65V 或接近1.65V。 如果电压低得多(例如低于1V)、则再次指向 VCXO 的输入阻抗。 或者、如果电压高得多、VCXO 频率可能会关闭。

您是否可以访问 OSCout 信号？ 您能否检查 VCXO 是否通过这些信号正常工作？

我使用相同的环路滤波器值和输入电阻器电路在我的实验室设置中使用您未经修改的配置。 我们硬件设置的唯一差异是 PCB 和 VCXO。 我强烈怀疑 VCXO 有问题。

此致、

Derek、

按照您的建议、我降低了 PLL1_WND_SIZE、同时谨记 PLL1_DLD_COUNT、以确保不会限制传入时钟的精度。  对 PLL1锁定没有影响。

VCXO。  找到了一些有趣的信息。  已将 PLL1_N 信号路由至 Status_LD2引脚。  还将 PLL1_R 信号路由到 Status_LD1引脚。  发现 PLL1_N 脉冲宽度会因时间而略有变化。  它不像 PLL1_R 脉冲宽度那样稳定。  使用计数器时、VCXO 输出非常稳定。  控制引脚被控制器设定为0V。  然而、在环路滤波器之后、时钟不那么稳定。  猜测不稳定性会导致 PLL1_N 上的脉冲宽度变化   随附的图像显示了 CH1上的 VCXO 和 CH2上的 LMK04828_OSCIN_P。  请注意、CH1上不存在 CH2上的噪声。

Derek、

感谢您的持续支持！  我也没有注意到缺少的电容器。  您是否可以在实验中通过将 OSCin 接地以检查任一 PLL 是否锁定来确认这一点？

我们已获得 LMK04828EVM、可使用所需的时钟输入和输出来验证我们的寄存器配置。  一切都按预期工作。   

我们的下一个计划是使用100MHz 来驱动 LMK04828EVM 的外部 CLKIN1、以创建400MHz 时钟输出。  400MHz 时钟将应用于自定义 ADC 板、第二个 LMK04828在时钟分配模式下运行。  为了使第2个 LMK04828产生稳定的400MHz、将为 Divider+DCC+HS 配置"时钟输出选择"。  希望这能满足我们的需求。

请告诉我、您是否看到这种方法存在问题。

谢谢！

您好、Gary、

不幸的是，今天我没有时间测试 OSCin *接地，所以我必须在星期一返回给你这个答案。

在您的配置方面、有两种方法可以为您的 ADC 实现400MHz：

• 配置旁路模式、并使用第一个 LMK04828生成具有干净占空比的400MHz。 旁路模式可完全跳过分频器和数字/模拟延迟块、从而提高性能。
• 如您所述、1分频和分频器+ DCC+HS 模式。 这允许使用半步长和模拟延迟、可用于调整时钟的相位对齐。 如果您不需要在 LMK04828输出端进行相位调整、我建议改用旁路模式、因为要遍历的总级数较少、因此噪声性能应更好。

此致、

Derek、

仅供参考。  我们将使用 LMK04828EVM 创建400MHz，以便通过反向 OSCIN*连接为第二个 LMK04828供电。  第2个 LMK04828正在生成 ADS54J60所需的时钟。  

我相信您有更好的尝试，但想知道您是否尝试将 OSCIN*引脚短接至接地以查看任一 PLL 是否会锁定。   

此致、Gary