[参考译文] LMK04828：LMK04828分配模式相位噪声

Daniel、您好！

它在某种程度上取决于所需的频率、但通常附加抖动宽带 小于6dB。

在 1kHz 偏移的低噪声条件下接近时、源极超出   了我们在器件验证期间将要描述的特征。 在分配模式下运行肯定会提供最低的附加抖动、因为不会存在附加 PLL/VCO 噪声。

此致、

Liam、您好！

源时钟为125MHz 正弦7~10dBm、具有相位噪声：

小于-95@10Hz

<-127@100Hz

<-156@1kHz

<-172@10kHz

<-176@100kHz

我基本上对近带10Hz 至1kHz 感兴趣。

LMK04828可供您用于大多数 ADC 评估板、因此这就是我询问该器件的原因。

此致、

Daniel

Liam、您好！

我已经尝试在 LMK048xx 系列器件处于分配模式的情况下运行多个电路板。 特别是 LMK04832EVM、ADS52J65EVM (LMK04821)和 ADS42JB46EVM (LMK04828)。 与双 PLL 模式相比、性能要差得多、这是一个问题

使用 LMK04832上的相位噪声分析器可以观察到高于-140dBc 的本底噪声增加和更差的近端噪声。 ADC 数据还显示本底噪声增加、SNR 性能差。

时钟源具有上述规格-它基本上是具有正弦输出的超低相位噪声 OCXO。 我尝试将其输出转换为 CMOS (无相位噪声降级)以提高压摆率、但不会影响性能。

PLL 和 SYSREF 电路均断电。 分压器模块被旁路掉。 我在 FIN 输入中试用了双极和 MOS 缓冲器、但不会影响性能。 我真的不知道是什么问题。

可以帮帮我吗？

此致、

Daniel

Daniel、您好！

如果信号源质量足够高、接近-150dBc、我希望本底噪声会更好。

不建议使用 CMOS 输出来获得最佳噪声、LVDS 或 LV-PECL。

提供给 CLKin1/CLKin1*输入的基准输入电平是多少？

如果您可以提供.TCS 文件、这可能有助于更好地了解您测试过的配置。

此致、

你(们)好、Liam

基准输入电平应约为10dBm@50ohm。 ADS52J65EVM 在 CLKIN1输入端包含50 Ω 电阻器、因此 Vpp 应为2Vpp (使用示波器进行检查)。

我无法提供.TCS 文件。 基本上、我采用了具有分配模式的 LMK04828的脚本、并使用数据表(PD 两个 PLL、VCO、输入...)进行了检查 并根据我的要求修改了寄存器序列。 我已附加原始脚本。

此致、

Daniel

e2e.ti.com/.../LMK04828_5F00_config1.cfg

Liam、您好！

你有更新吗？

谢谢、

Daniel

Liam、您好！

感谢您的测量。

因此，为了实现最佳分配模式，我们必须使用高频(>1GHz)输入，然后对其进行分频。 低频源不可用于此模式。

谢谢、

Daniel

尊敬的 Derek：

您的测量很有趣。 您能否提供有关使用过的电源(电源、正弦/方形)的更多信息？ 使用 LMK048xx 时钟源(SINUS、2Vpp@50欧姆、-156dBc/Hz@1kHz、<-160dBc/Hz 本底)时、我无法实现这种性能。

您能否提供寄存器序列？ 我尝试过几种组合、例如旁路分频器、1分频器、DDC、但都没有成功

谢谢你。

此致、

Daniel

尊敬的 Derek：

非常感谢。 这解决了我的问题。

此致、

Daniel