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器件型号：LMK04821 您好！
我们有一个在子类1模式下使用 LMK04821生成 JESD204B 器件时钟/连续 SYSREF 的应用。 我们遵循了数据表中提供的方法、以实现 DCLK 和 SDCLK 之间的确定性相位关系、现在正在对两条路径中的各种数字延迟进行粗调、以满足采样/保持时序要求。 前六个输出组连接到 JESD 转换器和 FPGA、而我们将示波器连接到最后一个输出组。 SYSREF 分频器是所有 DCLK 分频器的整数倍。
当所有延迟被禁用/断电时、我们预计会看到 DCLK 和 SDCLK 边沿对齐(由于整数倍)、可能会出现~50ps 的偏差。 但是、DCLK 和 SDCLK 输出的上升沿之间存在一个较大的(但在同步事件之后、是确定性的)相位偏移、这似乎也取决于 DCLK 分频器值。 这是预期行为吗？ 也就是说、我们是否应该使用探测输出组来调整延迟、直到在示波器上满足采样/保持时间、从而实现~100ps 的安全裕度、然后将相应的设置传输到连接到其他器件的时钟组1-6？
谢谢、致以诚挚的问候
David
