NIR、您好！

建议在受控阻抗走线下具有一个恒定的参考平面。 这可以避免会影响信号完整性的阻抗不连续性。

您还需要将去耦电容器放置在非常靠近电源引脚的位置。

实现此目的的一种方法是将 AGND 放置为一个平面、该平面延伸到 A 行、B 行和 C 行的引脚上方。然后、DGND 平面将从 D 行引脚向下延伸到 E 行及更低的行。 如果您更喜欢为此器件使用单个 GND、也可以通过其他方法来实现该目标。

此致、
通道

您好、Lane、  

感谢您的回复。

我计划使用3个时钟缓冲器、不需要时钟请求引脚(我正在使用 I2C 接口)、也不需要复位引脚。

在这些条件下、以下解决方案是否可以接受？

(DVCC\AVCC 的去耦电容器将位于底部)

再次感谢

NIR

NIR、您好！

我预计不会有任何问题

此致、
通道

您好、Lane、

谢谢！

还有一点-在您的第一个答案中、您写道"建议在受控阻抗迹线下使用恒定参考平面"

时钟走线是否应具有受控阻抗？

如果答案是肯定的、驱动器的典型输出阻抗是多少？

顺便说一下、过去有人问 CDC3S04是否可以驱动50欧姆负载：

https://e2e.ti.com/support/clock-and-timing/f/48/t/704353?tisearch=e2e-sitesearch&keymatch=CDC3S04

答案是否定的、但当我将 CDC3S04EVM 连接到50欧姆分光光度或示波器时、我可以看到没有负载问题(相位噪声保持正常、电源电流保持 正常...我正在使用器件的高驱动能力)

我无法理解为什么在50欧姆负载下缓冲器运行不好...

谢谢、此致、

NIR

NIR、您好！

是的、建议使用阻抗控制为50欧姆的时钟走线。

我还没有尝试将 CDC3S04用于50欧姆负载、但我想它是可以实现的。 如果满足您的要求、我不会预计您会遇到问题。

此器件属于较旧器件、设计支持有限、但如果您有任何其他问题、请告知我

此致、
通道