[参考译文] LMK03318：时钟生成不稳定问题

您好！

感谢您附加寄存器文件、这有助于了解设置。  如果您有一些有关加电时序的其他信息、这也会很有帮助。

此致、

尊敬的 Liam

感谢您的快速回复。

在上电时、客户已根据图83建议使用单电源轨从单电源轨上电。

如果您需要示波器测量网络数据、请告诉我哪些引脚与电源轨一起曲折变化。

随附 的数字是电流 配置、以防万一、请仔细查看

昨天 、我错过了输入和输出时钟频率信息。

PRI 和 SCE 的输入时钟为156.25MHz

所有输出的输出时钟为156.25MHz

你(们)好、Liam

您能给我这个 机票的想法吗？

谢谢你

此致

Mark Kim

Mark、您好！

为了更深入地了解该问题、您能否尝试将 PDN 拉低约2ms 并查看这是否纠正了输出？

查看 VDD 和 PDN 随时间变化的曲线图也是有益的、以确保斜坡具有单调性、并且 PDN 不会过快斜升。 您是否认为可以提供此信息？

此外、我似乎无法在您发送的原理图中找到 PDN 引脚。 您能否告诉我引脚是悬空还是上面有电容器？

最棒的

Adam Siisets,

你好、Adam

对于 PDN、它连接到 CPLD 和外部 PU 电阻器。 我认为您需要格外小心、以防止 PLL 校准失败。

对于这种情况、数据表建议采用两种方法：使用200kOhm 电阻器添加 R-C 时间常数、并通过 R119寄存器提供更大的 PLL 闭环延迟。

-。 它们用于为 PLL 环路增加稳定的延迟。 因此、在您发送邮件之前、我们向 PDN 引脚添加了数十毫秒的时间。

-。 随着 PDN 引脚上增加了延迟、问题的发生似乎更少。 但这并不是一个完整的解决方案。

让我列举一下我们在今天之前再次面临的问题。

加电时、我们希望在设置寄存器之前提供默认时钟输出。 -->通常，有些 IC 不会生成时钟输出。

 此时、当调用软件复位时、会观察到时钟输出。

 这是第一个有问题的现象。

Q1)默认操作会影响哪一个？

第二个问题与 PLL 块中 N 分频器的值有关。

通过 TICS Pro 上的向导选项卡、我们得到了5个建议的组合、如下图所示、并按顺序应用这些组合以找出哪一个更好。

如图所示、N 分频器列建议使用小数64或66。 当应用 N 分频器为64的组合之一时、未观察到时钟输出。

为了获得时钟输出、66 是 N 分频器的正确值  

问：为什么只有66个工作？

谢谢你

此致

Mark Kim

Mark、您好！

您在初始消息中发送的寄存器设置似乎与上次帖子中的设置不匹配。 您发送的配置将所有输出设置为50MHz、并且 VCO 频率超出建议的工作范围。 您是否认为您可以发送最新的寄存器设置、以便我们更好地为您提供帮助？

此致、

Adam Siisets,

你好、Adam

当我看到第一个帖子时、我发现我错过了 PRIREF 和 SECREF 频率。 因此、您可以具有差分输出时钟。

它们是156.25MHz。 使用我附加文件的寄存器值加上输入时钟频率、VCO 和 PFD 频率设置在建议范围内。

此外、如果测试结果导致无法开机自检、在调试问题时、客户尝试了许多操作。 其中一些建议采用向导选项卡上建议的寄存器设置。

-在上一次测试中、客户发现当 PLL_NDIV (R5859)具有十进制64时、时钟 outptu 不会正常生成、即使在 TICS 上推荐使用寄存器值也是如此。

-如 上一帖子中的图所示、向导中的某个分频设置的 PLL_NDIV=66、在采用该设置时、会生成时钟输出。

当前问题 与上一帖子中的问题相同。

-有时、上电时不会生成默认时钟。

-当64被应用于 PLL_NDIV 时、未发生时钟输出。

e2e.ti.com/.../5756.HexRegisterValues_2D00_20191015_5F00_2_5F00_Clkoutput_5F00_OK.txt

Mark、您好！

您能否确认在将 PDN 拉低2ms 之前等待器件在错误状态下稳定？ 同样、查看 VDD 和 PDN 与时间的关系图将会有所帮助 、以确保斜坡具有单调性、并且 PDN 不会过快斜升。

至于 N 分频器问题、您能否将 PLL RDIV/2和 PLL NDIV/2路由到 STATUS0和 STATUS1引脚、并在64和66处发送 N 分频器的图？ 这将有助于验证 PLL 是否正常工作。 我将执行相同的测量、以便我们进行比较。

谢谢、

Adam Siisets,