主题中讨论的其他器件: LMK04832
您好!
我们需要在以下提到的模式下使用 LMK04828 IC:
- 配置1:双环路 PLL 模式,用于生成具有10MHz 基准输入的器件时钟和 SYSREF 时钟
- 配置2:时钟分配模式,器件配置为 JESD 时钟缓冲器。 外部时钟频率应为3GHz。
需要以下有关配置2的说明:
- 器件能否支持配置2?
- 如果是、能否将3GHz 时钟提供给 Fin 引脚(引脚34)
- Fin 引脚是否支持50 Ω 正弦输入?
- 在时钟分配模式下、是否可以关闭内部 VCX0以避免伪波
谢谢、
Ayesha