[参考译文] LMK04832：CLKOut 隔离

Asaf、您好！

CLKout 引脚之间的隔离在很大程度上取决于输出格式、间距和输出分配到的时钟组(请参阅数据表第5节)。 通常、LVDS/HSDS 具有与差分信号和100Ω Ω 差分迹线的最佳隔离；相邻引脚之间的隔离性能应优于70dB。 LVPECL 通常比 LVDS 具有更低的隔离度、CMOS 由于存在可将谐波耦合到附近输出的快速边沿而变得更差(甚至是差动)。 通常、与 LVDS 相比、CMOS 隔离性能差约6dB、CMOS 为单端时更差、CMOS P/N 输出极性相同时更差。 此外、CML 通常具有足够高的频率、因此很少见出现带内杂散；CML 的主要用例是直接 VCO/时钟分配输出、因此所有其他输出频率自然是 CML 频率的整数倍、通常大于100MHz。 最佳做法是避免将敏感高频输出布置在低频时钟附近。

最好尽可能避免将两个不同的频率放置在同一个时钟组中、尤其是当这些频率具有带内混频产品时、因为这些输出会直接通过共享电源串扰、并且串扰路径在任何带内 LDO 衰减后。 例如、如果两个输出处于不同频率、CLKout0可能会与 CLKout12严重串扰、即使它们之间的封装距离相当远、因为它们共享电源。连续 SYSREF 输出通常会与附近的器件时钟带内串扰、 因此、最佳做法是在需要 SYSREF 时使用脉冲 SYSREF。

此致、