[参考译文] LMK04828：同步2个 LMK04828器件的所有输出

尊敬的 Derek：

感谢您的回复！

根据我的理解、主 LMK 设置应为：

R=10和 N=30、当 VCO=2400MHz 时、这将确保所有输出上的同步、而无需同步(复位)？ 有什么好处？

能否使用模拟和数字延迟来调节扇出偏斜？ 最大组合975psec？  

 如果需要、我仍然可以使用从 LMK 上的数字和模拟延迟？

您还有其他建议、可以将器件用作具有更少输出(更小)的主器件？

如果我想保守地说、并且仍然向系统添加同步。 6个时钟(100MHz)周期内生效并释放？ 您能否详细说明同步信号规格？ 只连接具有相同同步功能的从 LMK？

谢谢、

家伙

大家好、

对于主 LMK 上的较高相位检测器、您可以在 VCO=2400MHz 时执行 R=1和 N=24。 您甚至可以在 PLL2相位检测器上打开多路复用器并执行 R=0.5和 N = 12以实现3dB 相关噪声改进。 所有使用的输出分频将被设定为30以产生80MHz 输出。

当处于零延迟模式时、从器件将不需要同步、因为输出相位将与输入相位对齐。 但是、为了使主数字延迟生效、主器件将需要一个同步事件。 由于同步事件的时序只是为了在所有主器件输出之间建立相对相位对齐、所以 SYNC 并不是时序关键型、如果这更方便、可通过软件发出。

您可以同时使用模拟延迟和数字延迟来调节偏斜。 模拟延迟通常会将输出的本底噪声增加几 dB、但在主从设置下、本底噪声无论如何将由从器件设置、因此这不是一个关键问题。 数字延迟基于对 VCO 进行重定时、因此它们具有与 VCO 相同的相位噪声-假设<100fsrms。 然而、模拟延迟是通过逆变器延迟链实现的、此延迟链易受随温度变化(在-40°C 至85°C 范围内高达±50ps)而变化的时序变化的影响。 如果您确实计划使用模拟延迟、则可能需要某种形式的温度补偿。

在 DCLK 输出上启用模拟延迟会增加500ps 标称延迟(同样、随着温度的变化而变化)、并且有23个步长、每步具有25ps 标称调整、从而提供575ps 可调延迟。 数字延迟可在4-32 VCO 周期的延迟之间增加、从而在 fVCO = 2400MHz 时提供额外的13.33ns 粗调延迟。 最大组合延迟调整刚刚超过14.4ns (13.33ns 数字+ 0.5ns 模拟使能+ 0.575ns 模拟步长)。

您仍然可以在从属器件上使用模拟延迟、但在这种情况下、本底噪声的增加会产生更大的影响。 为了使用数字延迟、您需要向从器件发出同步事件。 由于您将发出 SYNC、因此您需要小心选择零延迟模式的正确反馈、并确定同步事件将如何影响零延迟输出。 LMK04828允许 DCLKout6、DCLKout8和 SYSREF 反馈；如果您使用 DCLK、则 DCLK 是零延迟阶段、因此添加到器件的任何延迟都不会实际改变该时钟的输入到输出阶段。 但是、它会改变所有其他时钟的相位。 例如、如果您向 DCLKout6添加了一个数字延迟周期并将 DCLKout6用于零延迟反馈、则 DCLKout6相位不会相对于输入相位发生变化、并且所有其他 DCLK 输出将相对于输入相位延迟-1 VCO 周期。 如果 SYSREF 分频器未用于生成输出时钟、通常这是设置零延迟反馈的理想选择、因为 SYSREF 反馈可以在发出同步事件时运行、SYSREF 分频器与所有其他输出具有可预测的延迟关系。

就其他在输出端具有可调相位延迟的器件而言、我能想到的唯一性能相当的器件是 LMK04610。 在符合 JESD204B 标准的系统之外、不会经常看到可调延迟、这些器件通常可驱动4-8个目标。

将 SYNC 置为六个100MHz 时钟周期的值应该足以生成 SYNC 事件。 也就是说、还有 SYNC_1SHOT_EN 寄存器设置、它可以使同步事件对边沿敏感而不是对电平敏感、 内部单次触发将在 SYNC 引脚边沿(或 CLKin0边沿、如果 CLKin0被用作同步源)上使分频器复位恰好达到所需的时钟周期数。 SYNC 引脚通常需要大约4ns 的设置时间、而 CLKin0小于180PS。 同步事件几乎始终会重定时到 VCO 或时钟分配路径、因此在某些情况下、无法可靠地使用 SYNC 引脚(例如、尝试同步到大于250MHz 的时钟时)。 SYNC 还可以重定时到 SYSREF 分频器、该分频器通常以足够低的频率运行、即使是 SYNC 引脚事件也可以可靠地定时到特定的边沿。 CLKin0同步事件也可以绕过所有重定时、因为 SYNC/SYSREF 仅受传播延迟的影响。

LMK04828上的 SYNC/SYSREF 系统复杂、灵活、无可否认具有陡峭的学习曲线。 我建议阅读以下文档：

• LMK04828数据表图13、SYNC/SYSREF 时钟路径以及有关 SYNC/SYSREF 和数字延迟的第9.3.1至9.3.4节。
• http://www.ti.com/lit/an/snaa294/snaa294.pdf 多器件同步应用手册
• https://e2e.ti.com/support/clock-and-timing/f/48/p/841723/3113949 有关 LMK04828的 SYNC/SYSREF 概念的演示文稿、包括有关 JESD204B 的信息、零延迟和多器件同步应用手册的简略摘要(带图)。

此致、