[参考译文] CDCE925：时钟可用性

您好、Shidara、

CDCE9xx 器件为每个 PLL 提供2种不同的设置。 这意味着在使用前和使用期间可通过控制引脚配置更新对2种不同的模式进行编程。

*请注意，在开关频率下，此器件不保证无毛刺脉冲。*

问题1. 这些模式绝对可根据需要使用。

问题2. 该器件需要某种形式的可编程性、客户应用要求使用控制引脚、因此在应用到电路板之前需要 EEPROM 写入。

问题3. 请注意、ClockPro 软件会为您生成此设置、我建议您设置 mode0 -导出为.txt 文件。 然后单独生成 mode1设置、只需更改 PLL1_1和 PLL2_1的寄存器即可。

如果 Y1、Y2、Y3、Y4、Y5的阶数无关紧要 ClockPro 设置将创建这些输出、但是这些输出可被优化为上面列出的准确模式。

只要频率变化期间允许输出毛刺脉冲、该器件就能正常工作。

您好、Shidara、

Q4、在更改频率时、输出干扰是否会导致所有输出或特定输出？ 输出毛刺将由器件的重新编程引起、因此使用设定 PLL 的所有输出都将产生影响。 即使 PLL 被旁路、我也会在这些输出被重新编程时看到一些干扰。

Q5、从模式设置到时钟输出要稳定多长时间？ PLL 锁定周期为~10us、对器件进行编程取决于更改的寄存器数量-如果您对如何完成此操作感兴趣、请参阅器件数据表中的第9.3.3节"SDA/SCL 串行接口"或第9.5节"编程"以及第7.8节"时序要求： SDA/SCL'。

Q6、供电后、稳定输出需要多长时间？ 这需要~820us。

Q7、是否存在电源序列限制？ 没有电源序列限制。

Q8、是否可以在27MHz±100ppm 的范围内缓慢更改 LVCMOS 输入频率？ 该器件提供 VCXO 输入、可根据 Vctrl 输入进行调优。 我不确定为什么这是必需的、但 PLL 可能会根据 PLL 配置解锁。

(是否未发生 PLL 故障？)

Q9，关于 Iddout，客户应如何参考数据表 P10中下图中的 Iddout 值？ 有5个输出打开-因此使用5个输出的线路作为基准、可能会由于不同的频率而与该线路略有偏差。 请注意以下 CDCE949数据表中的差异：

您好、Shidara、

Q5、从模式设置到时钟输出要稳定多长时间？ 这在很大程度上取决于连接到控制引脚的电源的斜升速率。 如果将其连接到0V 至3.3V 之间的继电器切换、这将是一个快速转换、因此比电源斜升更快达到最小电压 VI (阈值)。 从控制引脚设置更改的唯一内容应该是预定义的 PLL MULT/Div 设置。 如前所述、PLL 锁定周期为~10us。  

Q8、是否可以在27MHz±100ppm 的范围内缓慢更改 LVCMOS 输入频率？ 该器件提供 VCXO 输入、可根据 Vctrl 输入进行调优。 LVCMOS 也可用作输入。 "牵引范围"在"建议的晶振/VCXO 规格"下、因此假设将使用 VCXO、因为 Vctrl 将更改晶振输入频率。 LVCMOS 输入是已经稳定的输入。 客户是否希望将 Vctrl 与 LVCMOS 输入配合使用？

(是否未发生 PLL 故障？)

Q9，关于 Iddout，客户应如何参考数据表 P10中下图中的 Iddout 值？  平均频率≒35MHz、那么我应该参考5路输出的35MHz Iddout 在线、对吧？ 是的、这是 Iddout。 请记住、这是假设 VDDO 为3.3V 且"无负载"、如图所示。

希望这对您有所帮助！

您好、Shidara-San、

Q8、客户希望通过在27MHz±100ppm 范围内更改 LVCMOS 输入频率来略微改变频率。

    是否有任何预防措施可用于此类用途？ 是的、PLL 可能会变得不稳定、因此会失去稳定的输出。 这可能是由于 PFD 失去稳定基准。 保持频率接近预期的输入。

您好、Shidara-San、

经过内部讨论、如果变化足够大、则输出频率将会错误、直到反馈环路稳定。

输入频率的微小变化应该是微不足道的。