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[参考译文] LMX2485E:数据表问题

Guru**** 2388440 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/965471/lmx2485e-datasheet-questions

器件型号:LMX2485E

大家好、团队、

您能帮助我解决我的客户提出的以下问题吗:

  1.  关于 MICROWIRE 输入、切换 LE (hign > low > high)后将 CLK 置为高电平的时序要求是什么?
    我相信当 LE 为高电平时不接受 CLK 输入。
  2. 关于 N 计数器公式、您能帮我检查 RF_P 值吗?
    如果 RF_P=0、则为8 (8/9/12/13预分频器)。 因此 RF_N =(8 x 3)+(4 x 1)+ 3
    如果 RF_P=0、则为16 (16/17/20/21预分频器)。 因此 RF_N =(16 x 3)+(4 x 1)+ 3
  3. 下面的 PLL 振荡频率公式是否正确?
    振荡频率= OSCin 频率*(RF N 计数器值+ RF PLL 分子/ RF PLL 分母) / RF R 分频器值  
  4. 如果 PLL 未使用、是否可以使 COPUTIF 和 FINIF NC (开路)保持开路状态?
    此外、当未使用 IF PLL 时、它是否有任何推荐的寄存器设置?
  5. 当 ENOSC 为低电平时、PLL 是否仍然工作、而 OSCout 不输出信号?

此致、

Itoh

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Itoh-San、您好!

    [引用 USER="Kazuki Itoh"] 关于 MICROWIRE 输入、切换 LE (hign > low > high)后将 CLK 置为高电平的时序要求是什么?
    我相信、当 LE 为高电平时、不接受 CLK 输入。

    我预计25ns、但需要确认。

    [引用 USER="Kazuki Itoh"]关于 N 计数器公式、您能帮助我检查 RF_P 值吗?

    如果 RF_P=0、则为8 (8/9/12/13预分频器)。 因此 RF_N =(8 x 3)+(4 x 1)+ 3[/报价]

    是的、对于 RF_P 位= 0、则 RF_C = 3、RF_B = 1、RF_A = 3 ->结果 RF_N = 31

    [引用 USER="Kazuki Itoh"]在 RF_P=0时,它为16 (16/17/20/21预分频器)。 因此 RF_N =(16 x 3)+(4 x 1)+ 3[/报价]

    是的、对于 RF_P 位= 1、则 RF_C = 3、RF_B = 1、RF_A = 3 ->结果 RF_N = 55

    [引用 USER="Kazuki Itoh"]下面的 PLL 振荡频率公式是否正确?
    振荡频率= OSCin 频率*(RF N 计数器值+ RF PLL 分子/ RF PLL 分母) / RF R 分频器值 [/引述]

    是、如果倍频器未启用。  您还需要考虑倍频器。  OSCin *(如果启用倍频器、则为2)/RF R div 值*(RF N +(RF PLL num / RF PLL DEN)= VCO 频率。

    [引用 USER="Kazuki Itoh"]如果 PLL 未使用、是否可以将 COPUTIF 和 FINIF NC (开路)保持为空?
    此外、如果 PLL 未使用、它是否有任何推荐的寄存器设置?[/QUERP]

    可以将输出保持悬空、但设置 IF_PD 位= 1。  我还建议设置 ATPU 位 = 0、以防止在写入 R0时清除 IF_PD。  如果 ATPU = 1、那么我建议也设置 IF_TRI = 1、如果在对 R0执行任何写入操作后、请务必设置 IF_PD = 1。

    [引用 USER="Kazuki Itoh"]当 ENOSC 为低电平时 PLL 是否仍然工作、而 OSCout 不输出信号?[/quot]

    是的、它仅用于控制 OSC OUT 引脚。

    73、
    Timothy

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Itoh-San、您好!

    LE 到 CLK 的建立时间(LE =低电平与第一个 CLK 上升沿之间的时间)最小为25ns。