This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LMK04828:LMK04828:PLL1未锁定

Guru**** 2539500 points
Other Parts Discussed in Thread: LMK04828

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/957028/lmk04828-lmk04828-pll1-unlocked

器件型号:LMK04828

您好!

我们遇到了 LMK04828的 PLL1未锁定的问题。

然而、PLL2被锁定。

10MHz 时钟输入到 CLKin1、128MHz 时钟输出从 DCLKout。

外部 VCXO 为 CVHD-950-100.000。

我已附上我们的原理图、TICSpro 设置和 TCS 文件、您能告诉我是否有任何问题?

此致。

以下是 TCS 文件:

[SETUP]
ADDRES=888
CLOCK =8
DATA=4
LE=2
PART=LMK04828B
iface=SPI
ADDRESS_I2=0x0

[PINNAME]PINNAE00=SYNC

LOUE00=7
PINVALUEALEUEUE00=7 PINUEUE0=32 COLORE0=VENE02=VALE0=VE1502=VENE1502=VENE01507=VALE01507=VENALE0=VENE01507=VENALE02=VENE01507=VENALE01524=VENE0=VENALE0=VENE0=VENE0=VENALE01507=VENE014=VENALE01507=VENE0=VENE0=VENALE01524=VENE0=VENALE0=VENE01524=VENE0=VENE0=VENE0=VENALE0=VENE






































E15=R262
VALE15=67120
NAE16=R263
VALUE16=67279
E17=R264
VALUE17=67604 VALUE18=R265

VALUE18=67925
E19=R266
VALUE28019=68181
NAE20=R267 VALUE24=R24=UE24=VUE24=VE24=VEALE24=VE24=R24=R70E24=UE24=VE24=R24=R24=R24=UEUEUE24=R24=VENE24=VE24=VE24=VE24=R24=VE24=R24=R70E24=R24=UE24=R24=R24=VENE24=VE24=R24=VE24=UE24=R24=R24=R24=UE24=VE24=R24=VENE24=VE24=VE24=R24=UE24=R24=VE24=R24=VE24=



































































54 E40=R287 VALUE40=73473 NAE41=R288 VALUE41=73748 NAE42=R289 VALUE42=74069 E43=R290 VALUE43=74325 E44=R291 VALUE4496=R292 VALUE45=RNAE47=VE4752=RNAUE4752=RNAUE44=RNAUE4756=RNAUE4724=VE4724=RNAUE475=RNAUE4724=VE475=RNAUE4724=RNAUE4724=RNAUE475=RNAUE4714E4724=RNAUE475=RNAUE4724=RNAUE4724=RNAUE475=RNAUE45=R4724=RNAUE475=RNAUE4714E4724=R4714E4724=RNAUE4724=VE=VE4724=VE=VE=VE4714E4724=R





















E65=R312
VALUE65=79876
NAE66=R313
VALUE66=80131
NAE67=R314
VALUE67=80385
E68=R315 VALUE68=80704 VAE69=R316


VAE70=R299 VALUE70=8377=RNAE732=RNAUE7324=VEUEUE732=RNAE78=VE78=RNAUE7324=UEUE7324=VEUEUEUE732=RNAUE7324=VEUEUE80=R8370=R8370=VEUEUEUEUEUE7324=R8370=RNAUEUEUE80=VEUE80=R8370=R8370=UE7324=VEUEUEUEUEUE80=R8370=VEUE7324=VEUEUEUEUE80=VE7324=VEUE80=VEUE80=R8




































































351 E90=R337 VALUE90=86274 NAE91=R338 VALUE91=86528



353 E92=R339 VALUE92=86784 E93=R340 VALUE93=87041 E94=R341 VALUE94=87296 NAUE95=R342 VALUE103=RNAUE106=VUE803=VUE803=RVALUE103=R88103=RNAUE802=RNAUE802=R90E802=VUE802=VUE802=VUE802=R90E802=VUE804=R90E802=VUE804=R90E804=R90E804=VUE804=VUE804=R90E804=R90E804=R90E804=VUE804=R90E804=R90E804=R90E804=R90E804=R90E804=VUE804=VUE

















SetE115=R358
VALUE115=91648
NAE116=R359
VALUE116=91904
NAE117=R360
VALUE117=92224
VALUE118=R361 VALUE118=R92505

E119=R362
VALE119=92704 NAUE120=R362=929UEEEUE12=R362=VENE12=R9UE184=VENE12=VREF24=R9UE129624=VUE124=RNAUE124=VENUE126UE129624=VENUE124=VENUE124=VREF24=VENDCLBEE129624=R24=VENDCLBEE124=R24=VENE126UE126UEE126CLBCLBCLBCLBEE12=R906UE124=VENUE184=VENE12=R24=VENUEE124=VENE12=R24=VENUEE12=






























bSetMode_DualLoop0DelayNored=set Dual Loop 0-delay 嵌套
式 bSetMode_SingleLoop = set Single Loop
bSetMode_SingleLoop0Delay=set Single Loop 0-delay
Bset_CLKin0toOff
Bset_CLKin0ToPLEF = CLKIN0 drives PLL1 BCLKIN0 delay_CLKIN0 dINCL0
dINCLKINCL0 dINCLKINCL0 dINCLKINCLKINCL0 dINCLKINCLKINCL0 dINCLKINCLKINCLKINCL0 drives CLKINCL0 dle_CLKINCLKINCL1 CLKINCLKINCLKINCLKINCL0 dries=CLKINCL


CLKIN1TOOFF=CLKIN1 OFF
BSET_CLKIN1TOPLL1=CLKIN1驱动 PLL1
BSET_CLKIN2_INP=CLKIN2对于 PLL1
CLKDIS_FREQ=2560
CLKIN_FRE0_FREQ=10
CLKDIS_CLKINREF_CLKINQ=153.6 CLKINSD_CLKIN_CLKINQ=100 CLKIN_CLKIN_CLKIN_OFF_CLKIN_CLKIN_CLKINQ=CLKIN_CLKIN_CLKIN_CLKIN_CLKINQ=100






























stSYSREF_CLR_WARN=
CLKDIST_FREQ=2560
CLKout0_FREQ=128
CLKout10_FREQ=320
CLKout11_FREQ=320
CLKout12_FREQ=1280
CLKout13_FREQ=1280
CLKout1_FREQ=8
CLKout2_FREQ=320 CLKout8=CLKout8_CLKout8_CLKout8=CLKout8_CLKout8=CLKout8_CLKout8=CLKout8_CLKout8_CLKout8=CLKout0_CLKout8_CLKout0_CLKout8=CLKout0_CLKout0_CLKout8=CLKout8_CLKout8=CLKout0_CLKout0_CLKout8_CLKout0_CLKout8=CLKout0_CLKout8_CLKoutCLKout0_CLKoutCLKout8=CLKout0=CLKout0_CLKout0_CLKout0=CL
















  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你(们)好。

    感谢您提供原理图/编程信息。

    两个注释...
     请注意,TC-1-13M+实际上是1:1欧姆的平衡-非平衡变压器比。  因此、您实际上应该使用50欧姆而不是100欧姆的差分终端电阻器。  但是、我不希望这会阻止 PLL1锁定。
     -如果您使用的是80MHz VCXO,那么您将能够以80MHz 相位检测器频率运行,从而提高 PLL2的性能。  2560MHz/80MHz = 32 (对比2560MHz/100MHz = 25.6、这对于整数 N 是不可能的)。

    您能否告知您如何知道 PLL1未锁定且 PLL2已锁定?
     -我假设您的 PLL1环路滤波器的设计是1500 uA 吗?  如果您将此电流降低至400 uA、是否有任何变化?
     -要进行调试、请对 PLL1_LD_MUX = PLL1 R/2和 PLL2_LD_MUX = PLL1 N/2进行编程。  然后、您可以观察 PLL 电荷泵的输入。  您应该会看到5MHz 时钟波形彼此冻结(锁相)。  这种情况不会发生、因为您未锁定。
     -您是否还可以确认 VCXO 的 Vtune 上的调谐电压?

    73、
    Timothy

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、user5973786、

    您是否使用10MHz 正弦波源? 对于10MHz 正弦波源、在进行1:1平衡-非平衡变压器时、需要大约12dBm 的信号功率、以满足数据表中的最小压摆率要求。 最小压摆率要求为0.15V/ns (0.075V/ns 差分)、正弦波压摆率由 SR = 2π* f*Vpk 给出。 对于10MHz 下的50Ω Ω 端接、Vpk = 0.15V/ns /(2π* 10MHz)= 2.39V 差分电压、在每个引脚和平衡-非平衡变压器输入上均低于12dBm。

    您还可以使用3dB 焊盘(R85、R92、R95)来降低信号振幅、因此您可能需要取消装配这些组件、只需使用 R92=8 0Ω Ω。 当 CLKin1在高频(>1GHz)下用作 Fin 时、该焊盘旨在帮助匹配。 填充焊盘后、您将需要 CN6连接器上大约15dBm 的信号功率、以在平衡-非平衡变压器上实现12dBm、在引脚上实现12dBm、以及所需的0.15V/ns 压摆率。

    TCS 文件看起来正常。 假设 R82/C160末尾的"_nm"表示未组装这些元件、原理图看起来也可以。

    [编辑:1:1平衡-非平衡变压器改变阻抗/功率数学]

    此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Derek:

    感谢你的答复。

    我在 LMK04828的引脚中输入差分3Vp-p 时钟、但 PLL1未锁定。

    是否有必要使用4.78Vp-p (2.39V * 2)在10MHz 正弦波下实现0.15V/ns?

    LMK04828 CLKIN 输入电压的上限是多少?

    此致、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Timothy、

    感谢您的评论。

    STATUS_LD1引脚可识别 PLL1的解锁。

    PLL2的锁定由 STATUS_LD2引脚知道。

    我将替换环路滤波器增益并进行尝试。

    VCXO 的 Vtune 为2.767V。

    此致。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    我想知道你是否被锁定了、但有一些错误报告。  请使用频率计数器确认输出频率。  此外、您的频率源是否可能会产生比 VCXO 更多的频率误差?

    最后、请检查 PLL1_WND_SIZE。  在某些情况下、根据输入泄漏和配置、如果设置错误、则可能会发生错误报告。  请将其增加至18.6或40ns。

    73、
    Timothy