[参考译文] CDCE913-Q1：使用 PLL 时的传播延迟

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/960761/cdce913-q1-propagation-delay-when-pll-is-used

大家好、团队、

我收到了客户关于 CDCE913-Q1的一些问题。

问：从 VDD (1.8V)斜升到启动输出时钟的传播延迟是多少？

问：从 VDD (1.8V)斜降到停止输出时钟的传播延迟是多少？

[条件]

VDD = 0V~1.8V、VDDOUT=3.3V、PLL 被使用。(未被旁路)

输入时钟= 27MHz、输出时钟= 27MHz、74.1774MHz

谢谢、

Yuta Kurimoto