[参考译文] 缓冲器输出之间的 CDCLVC1103延迟

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/957049/cdclvc1103-delay-between-buffer-outputs

您好！

我们在应用中使用了 CDCLVC1103PWR 时钟缓冲器部件、用于从单个时钟计时输出3个时钟作为输入。时钟缓冲器由3V 电源轨供电。时钟频率为25MHz。根据数据表、传播延迟最大为2ns、输出偏斜最大为50ps。我们观察到输出 Y0和 Y2之间的延迟约为120ns。我们直接探测 IC 的输出引脚(3和5)。请检查并告知我们可能存在的问题以及解决此问题的任何方法。

此致、
Saravana

3 年多前

0 admin 3 年多前

TI__Guru**** 666710 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Saravana、

我不会期望在~120ns 的刻度上出现输出偏斜。我建议首先使示波器通道彼此对校直、以便通道之间不存在相对时间延迟。还可以直接在 IC 输入引脚上进行测量。此外、建议在该测量中使用具有低占空比的脉冲序列、以明确地将输入边沿与同一输出边沿对齐。

此致、
通道

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] 缓冲器输出之间的 CDCLVC1103延迟